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EDA
文章平均质量分 72
记录EDA学习过程中的点点滴滴
从此不归路
一入编程深似海,从此踏上不归路。
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编译开源软件vtr-verilog-to-routing遇到的一点问题
Verilog-to-Routing(VTR)项目是一个全球性的合作项目,旨在提供一个开源框架,用于进行FPGA架构和CAD研究和开发。VTR设计流程以数字电路的Verilog描述和目标FPGA架构的描述作为输入。然后执行以下操作:1、展开、综合和部分映射(PARMYS)2、逻辑优化和技术映射(ABC)3、打包、布局、路由和时间分析(VPR)生成FPGA速度和面积结果。VTR包括一组已知可与设计流程配合使用的基准设计。以上摘自官网。原创 2023-08-09 17:39:33 · 555 阅读 · 1 评论 -
【VPR】 Command-line - vpr的命令行选项(二)
AAPack以技术映射的blif网表作为输入,该网表由LUT、触发器、存储器、乘法器等组成,并输出一个由更复杂的逻辑块组成的.net格式的网表。这将指定 clb 块使用 50% 的目标输入引脚利用率,dsp 块分别使用 90% 和 70% 的目标输入和输出引脚利用率,而所有其他块使用 80% 的目标输入引脚利用率。如果一个分子(例如具有许多输入的进位链)在指定的目标利用率下无法适应聚类类型,打包器将退回到使用所有引脚(即目标利用率为 1.0)。较大的值会产生更详细的输出,对于调试架构打包问题可能会有用。原创 2023-06-02 18:45:00 · 625 阅读 · 0 评论 -
【VPR】 Command-line - vpr的命令行选项(一)
这些主输出可能是不必要的,因为它们始终具有固定的值,不会对电路的功能产生影响。如果这个选项被启用,VPR会尝试将这样的LUT与其下游逻辑合并,从而减少LUT的数量和延迟。默认情况下,VPR会在用户提供的电路名称后附加`.blif`、`.net`、`.place`和`.route`作为文件名,并在工作目录中查找与电路名称相同的SDC文件。在特定的情况和特定的架构上,这些检查可能过于严格,可以将其关闭。通常,这些孤立的主输入和主输出是无效的,因此将它们从电路中移除可以减少电路的复杂性和冗余。原创 2023-05-29 10:14:38 · 1196 阅读 · 0 评论 -
【VPR】 Graphics - vpr的图形界面
VPR包含易于使用的图形功能,可以可视化目标FPGA架构以及VPR在该架构上实现的电路。翻译 2023-05-22 17:54:59 · 650 阅读 · 0 评论 -
Tcl_Init error: Can‘t find a usable init.tcl in the following directories
gtkwave 报错Tcl_Init error: Can't find a usable init.tcl in the following directories原创 2023-03-02 18:01:17 · 1666 阅读 · 0 评论 -
FPGA结构与CAD设计(2)
以下内容摘自《深亚微米FPGA结构与CAD设计》- 作为一个读书笔记与大家共享。第二章1、FPGA结构 三个基本组件:逻辑单元块、输入/输出单元、可编程布线资源。 1.1、FPGA可编程方法: 最普遍的是使用SRAM单元来控制传输管(Pass transistor)、多路选择器(Multiplexer)和三态缓冲器(Tri-state buffer)以配置所需要的可编程布线资源和逻辑单元块。 其中,传输管是用nMOS管来实现,而非互补传输门,这是因为nMOS...原创 2022-01-29 13:14:29 · 628 阅读 · 0 评论 -
FPGA结构与CAD设计(1)
以下内容摘自《深亚微米FPGA结构与CAD设计》- 作为一个读书笔记与大家共享。第一章1、决定FPGA性能的三个要素: ①将电路映射到FPGA的CAD水平; ②FPGA硬件结构特性; ③FPGA电路设计水平(晶体管级的电路设计)。2、FPGA有两个重要的优点:降低一次性费用(NRE)和缩短上市时间。也可以说迅速的电路实现和快速的设计周期。3、FPGA组成:可编程逻辑单元块和可编程布线资源。FPGA结构问题:1、FPGA的全局布线结构,规定了芯片中不同布线通道内的相对布...原创 2022-01-27 17:10:24 · 673 阅读 · 0 评论