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原创 STM32中断系统

2023-12-08 10:01:01 343

原创 STM32时钟系统学习

2023-12-05 14:43:24 373

原创 STM32固件库介绍

2023-11-30 17:59:12 346

原创 普中STM32 单片机资料

百度网盘链接:https://pan.baidu.com/s/1b7rUSrrNNSahK48fQirU5Q?百度网盘链接:https://pan.baidu.com/s/1Pa8Ep1xmg6uoq17O6Nwyyw?百度网盘链接:https://pan.baidu.com/s/1nC4tdbyaVAVbdufMrYrqqw 提取码 : u8zu。百度网盘链接:https://pan.baidu.com/s/1vvAHubPZopXAzlrRbFKp8Q 提取码:prhx。

2023-11-29 10:59:45 740

原创 STM32开发学习(GPIO 2)

2023-11-29 09:56:12 370

原创 STM32开发学习(GPIO)

2023-11-28 16:17:35 362

原创 STM32开发学习(地址映射)

【代码】STM32开发学习(地址映射)

2023-11-28 14:47:10 555

原创 基于FPGA的五子棋游戏设计

对于显示器来说,RGB三个信号其实是模拟信号,其电平的高低,可以表示颜色的深浅。VGA显示中,FPGA需要产生5个信号:R、G、B三基色信号,行同步信号HS,场同步信号VS。两人对局,各执一色,轮流下一子,先将横、竖或斜线的5个或5个以上同色棋子连成不间断的一排者为胜。光标当前的棋子所在位置使用青色表示,因为屏幕背景色是黑色,棋盘背景色是白色,所以黑白棋子使用紫色和黄色代替。完成一帧(整屏)扫描的时间称为垂直扫描时间,其倒数称为场频率,即刷新一屏的频率,常见的有60Hz,75Hz等等。为l时,代表有棋子;

2023-11-28 09:29:56 1358 1

原创 ZYNQ PL 中断请求

个快速中断(PPI),即 IRQF2P[19:16];16 个共享中断(SPI),即 IRQF2P[7:0]、IRQF2P[15:8]。查询下面表格,可以看到 PL 到 PS 部分一共有 20 个中断可以使用。可以看到部分 PL 到 PS 部分的中断,经过中断控制分配器(ICD),共享中断就是 PL 的中断可以发送给 PS 处理。上图中,黄色区域是 16 个 PL 的中断,它们可。ZYNQ 共有两个 CPU,每个 CPU 具备各自的 16 个软件中断。这 16 个中断可以任意定义。

2023-11-27 11:45:20 365

原创 FPGA UDP RGMII 千兆以太网(4)ARP ICMP UDP

例如:|ff ff ff ff ff ff|00 0a 35 01 fe c0|08 06|00 01|08 00|06|04|00 01|00 0a 35 01 fe c0。处理过程, 1 表示为 ICMP 协议, 2 表示为 IGMP 协议, 6 表示为 TCP 协议, 17 表示为 UDP 协议。:占 4 位,可表示的最大数值是 15 个单位(一个单位为 4 字节)因此 IP 的首部长度的最大值。:占 16 位,指首部和数据之和的长度,单位为字节,因此数据报的最大长度为 65535 字节.总长。

2023-11-14 14:28:06 575

原创 FPGA UDP RGMII 千兆以太网(3)ODDR

其中,IDDR和ODDR分别是输入和输出的双边沿寄存器,位于IOB中。另外,需要注意的是,在 7 系列器件的 HR Bank 中没有 ODELAYE2,只有在 HP BANK 中才有 ODELAYE2。在OPPOSITIE_EDGE模式中,时钟(CLK)的两个边沿用于以两倍的吞吐量从FPGA逻辑捕获数据。在同一时钟边沿上向IOB呈现数据避免了设置时间冲突,并允许用户以最小的寄存器到寄存器延迟执行更高的DDR频率,而不是使用CLB寄存器。图2-19显示了使用SAME_EDGE模式的输出DDR的时序图。

2023-11-10 11:19:10 254

原创 FPGA UDP RGMII 千兆以太网(2)IDDR

SAME_EDGE 和 SAME_EDGE_PIPELINED 的区别在亍,SAME_EDGE模式时的 Q1 比 SAME_EDGE_PIPELINED 模式时的 Q1 提前了一个时钟周期。显然,对 RGMII 接口来说使用SAME_EDGE 模式会造成两个相邻时钟周期之间的数据错位,因此,只能采用 SAME_EDGE_PIPELINED 模式。相反,显示的第一对是线对 Q1 (0) 和 Q2(不在乎),然后是下一个时钟周期的线对 (1) 和 (2)这些模式是使用 DDR_CLK_EDGE 属性实现的。

2023-11-09 17:00:15 530

原创 FPGA UDP RGMII 千兆以太网(1)

RGMII 使用 4bit 数据接口采用上下沿 DDR(Double Data Rate)的方式在一个时钟周期内传输 8bit 数据信号,即上升沿发送或者接收数据的低 4 位[3:0],下降沿发送或者接收数据的高 4 位[7:4]。

2023-11-09 16:14:31 139

原创 xilinx reset,data同步

用于从一个时钟域跨越到另一个时钟域的信号,这是一个多触发器流水线,所有触发器一起放入同一个slice中。因此,两者之间的路由延迟最小,以防止亚稳态问题。用于从一个时钟域跨越到另一个时钟域的信号,这是一个多触发器流水线,所有触发器一起放入同一个切片中。因此,两者之间的路由延迟最小,以防止亚稳态问题。

2023-10-27 09:53:45 67

原创 特权同学FPGA官方全资料包括电子书下载

链接:http://pan.baidu.com/s/1bptgnKF。链接:http://pan.baidu.com/s/1dFNXvrV。链接:http://pan.baidu.com/s/1c24bVZa。链接:http://pan.baidu.com/s/1o6xCa4i。链接:http://pan.baidu.com/s/1c0nf6Qc。链接:http://pan.baidu.com/s/1gdf8CTl。链接:http://pan.baidu.com/s/1eQ8a4Gq。

2023-10-26 15:55:01 186

转载 20个传感器原理动图【太经典了】

1.探伤仪2.氧浓度传感器3.电容传感器4.差压式液位计(负迁移)5.差压式液位计(无迁移)6.差压式液位计(正迁移)7.料位计(称重式)8.电位式传感器9.电子吊称10.电子皮带秤11.布料张力控制原理12.氧化铝湿敏电容13.编码液位计14.荷重传感器应用15.汽车衡16.陶瓷湿度传感器17.压阻式传感器测量液位18.应变式加速度传感器19.直滑式电位器控制气缸活塞行程20.超声波测量密度原理...

2023-10-25 18:30:10 37

原创 Xilinx IP 10 Gigabit Ethernet Subsystem IP接口说明

正常帧传输的时序如图 3-10 和图 3-11 所示。当客户端想要传输帧时,它会断言s_axis_tx_tvalid并将数据和控件置于同一时钟周期中的s_axis_tx_tdata和s_axis_tx_tkeep。对于传输数据s_axis_tx_tdata,端口在逻辑上分为通道 0 到通道 3(用于 32 位接口)(请参阅表 3-3),或通道 0 到通道 7(用于 64 位接口)(请参阅 表 3-4),s_axis_tx_tkeep字的相应位表示s_axis_tx_tdata上的有效数据。

2023-10-25 10:43:28 303

原创 Ethernet Protocol

MAC 负责以太网数据格式中所述的以太网成帧协议以及这些帧的错误检测。MAC 独立于并可以连接到任何类型的物理层设备。这提供了 MAC 子层的实时流控制操作。MAC CONTROL 和 MAC 子层均由内核在所有操作模式下提供。

2023-10-23 10:04:41 194

转载 ASIC定制设计界的平衡大师——青芯半导体

总部位于上海张江的青芯半导体(CyanSemi),ASIC定制设计是其核心业务之一。青芯在单纯的设计服务维度之上,打造了从设计到生产的一套完整ASIC定制业务,不仅做芯片设计,还提供封装、测试服务,也包括生产端的验厂和品控等环节,甚至能根据供应链和制造端的实际情况来反向调整和优化芯片设计阶段的工作。未来,青芯希望在ASIC定制设计领域为客户提供顶级的设计支撑,帮助客户实现其产品的成功。创始人杨浩做...

2023-10-19 11:29:48 40

原创 Xilinx IP 10 Gigabit Ethernet Subsystem IP

10G 以太网子系统通过 AXI4 流接口提供 10 Gb/s 以太网 MAC、物理编码子层 (PCS) 和物理介质附件 (PMA) 传输和接收功能。该子系统设计用于与 10GBASE-R 物理侧接口 (PHY) 或 10GBASE-KR 背板接口,并按照 IEEE 标准 802.3-2012、载波检测多址与碰撞检测 (CSMA/CD) 访问方法和物理层规范 (IEEE Std 802.3) 设计。

2023-10-18 10:36:21 421

原创 Xilinx IP 10G Ethernet PCS/PMA IP Core

10G以太网物理编码子层/物理介质连接(PCS/PMA)核心在Xilinx 10G以太网介质访问控制器(MAC)核心和具有10Gb/s能力的PHY之间形成了无缝接口,实现了高速以太网系统和子系统的设计。•根据万兆以太网规范设计IEEE标准802.3-2012第49、72、73、74条•管理PCS/PMA寄存器的可选管理数据接口(MDIO)•支持Zynq-7000、UltraScale中的10GBASE-SR、-LR和-ER光链路™, Virtex-7和Kintex-7设备(仅限LAN模式)

2023-10-16 17:03:58 560

原创 Vivado DDS IP核仿真

直接数字合成器(DDS)或数控振荡器(NCO)是许多数字通信系统中的重要部件。正交合成器用于构造数字下变频器和上变频器、解调器,并实现各种类型的调制方案,包括PSK(相移键控)、FSK(频移键控(frequency shift keying))和MSK(minimum shift keyed)。数字生成复数或实数正弦曲线采用查找表方案。查找表存储正弦曲线的样本。数字积分器用于生成合适的相位自变量,该相位自变量由查找表映射到期望的输出波形。

2023-10-11 17:28:13 147

转载 闪存的工作原理

1前言闪存有两种分类,NAND型闪存主要用于存储写操作■MOS的特性给栅极高电平,就导通给栅极低电平,就截止在MOS管的基础上加入浮栅层和隧穿层就变成浮栅晶体管(存储一位数据的基本单位)■浮栅晶体管写操作(逻辑0)当给栅极施加较高的高电平(较高的高电平才能让电子穿过隧穿层),电子到浮栅层就被绝缘层阻碍了当给栅极低电平时,这时隧穿层就相当于绝缘层,这样电子就被存储起来了,这时隧穿层有电子表示逻辑0...

2023-10-11 11:32:41 28

原创 matlab 2ask 4ask 信号调制

【代码】matlab 2ask 4ask 信号调制。

2023-10-11 10:51:36 148

原创 什么是基带信号? 什么是频带信号?

基带信号是指从信源中直接获取并反映其信息特征的原始信号,通常是低频信号,如音频信号或传感器信号。而频带信号则是对基带信号进行调制得到的信号,包含着基带信号的全部信息。

2023-10-10 16:48:54 485

原创 vivado FFT IP仿真(3)FFT IP选项说明

xilinx FFT IP手册。

2023-10-09 17:28:02 412

转载 通讯之CAN总线入门

1前言前面已经介绍了几种总线协议,那现在如果在汽车上实际应用一种总线协议来通讯的话,你会选择哪一种呢?答案是 都不行因为在汽车中许多系统都需要实时控制,而且数据必须可靠,即使面对面对恶劣环境也要正常运行如何解决这个问题呢?就要看CAN总线了ECU如何传输数据?现在将车上的每个设备用一条总线连接起来要想CAN通讯,就必须要专门的CAN收发器,经过CAN收发器,普通信号就会转化成差分信号(差分信号由...

2023-10-07 11:50:58 33

原创 vivado FFT IP仿真(1)FFT基本知识

FFT(Fast Fourier Transform),快速傅立叶变换,是一种 DFT(离散傅里叶变换)的高效算法。在以时频变换分析为基础的数字处理方法中,有着不可替代的作用。

2023-10-07 10:45:10 136

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (5)-- Aurora 8b10b 信号传输实战--小试牛刀

使用GTX传输高速ADC或者FPGA内部数字信号处理产生的高速信号(一般10G左右),采用GTX在芯片之间或者板级光纤连接等,快捷方便高效。1,data_gen类似高速adc ,产生5M采样率 32bit位宽的sine波,这个实际0.16G,远低于GTX的传输能力。2,data_gen 产生的数据首先写入异步fifo里,等待GTX时钟端的frame_gen读取。3,frame_gen 读取异步fifo的数据后进行组包后发送数据。

2023-09-26 16:20:09 449

原创 【Aurora 8B/10B IP(1)--初步了解】

Aurora 8B/10B核心(图1-1)是用于高速串行通信的可扩展、轻量级链路层协议。该协议是开放的,可以使用XilinxFPGA技术来实现。该协议通常用于需要简单、低成本、高速率数据信道的应用中,并用于使用一个或多个收发器在设备之间传输数据。Aurora 8B/10B内核由于其低资源成本、可扩展的吞吐量和灵活的数据接口,可用于各种应用程序。核心应用程序的示例包括:芯片到芯片的连接:用高速串行连接取代芯片之间的并行连接可以显著减少PCB上所需的迹线和层数。

2023-09-26 15:30:22 473

转载 分享ARM+FPGA低成本通信方案!轻松实现GPMC并口“小数据-低时延,大数据-高带宽”

GPMC并口简介GPMC(General Purpose Memory Controller)是TI处理器特有的通用存储器控制器接口,支持8/16bit数据位宽,支持128MB访问空间,最高时钟速率133MHz。GPMC是AM62x、AM64x、AM437x、AM335x、AM57x等处理器专用于与外部存储器设备的接口,如:(1)FPGA器件(2)ADC器件(3)SRAM内存(4)NOR/NAND...

2023-09-25 11:29:14 251

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (4) Aurora 8b10b 递增数收发验证

了解了GTX硬件的基础知识--通过Ibert IP测试链路通信–学习官方历程。

2023-09-22 17:14:34 213

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (3) Aurora 8b10b

跑通官方历程。检测发送数据与接收收据一致。1、收到的数据无规律:检查tx_dis是否拉低,光模块是否频率匹配;2、数据接收不到:请检查IP配置。其他可能会遇到的问题:使用1.25G光模块,根据本教程配置无法使用。本教程用的10G光模块做的教程,大家根据手头的光模块确认一下。一定要配置速率和实际光模块速率要一致!!!另外,我们配送的光纤线可能是分开的单根,也可能是不能分开,单口自收自发需要分开的,方便单口测试,大家双口测试,要交叉连接,也就是光口1的TX接光口2的RX。

2023-09-22 16:55:01 285

原创 Xilinx FPGA 程序固化重新上电程序不运行的问题

电源断电,重新上电,FALSH里面的程序没有启动,FPGA程序没有跑起来。–FLASH启动不正常。FPGA擦除FLASH,烧写FLASH,正常。FPGA直接下载bit文件,功能正常。

2023-09-19 16:31:55 956

转载 终于搞清了:SPI、UART、I2C通信的区别与应用!

电子设备之间的通信就像人类之间的交流,双方都需要说相同的语言。在电子产品中,这些语言称为通信协议。之前有单独地分享了SPI、UART、I2C通信的文章,这篇对它们做一些对比。串行 VS 并行电子设备通过发送数据位从而实现相互交谈。位是二进制的,只能是1或0。通过电压的快速变化,位从一个设备传输到另一个设备。在以5V工作的系统中,“0”通过0V的短脉冲进行通信,而“1”通过5V的短脉冲进行通信。数据...

2023-09-19 11:59:30 42

原创 matlab自动生成FPGA rom源码

【代码】matlab自动生成FPGA rom源码。

2023-09-18 14:09:01 419

转载 翔腾微2024届秋季校园招聘正式启动!

2023-09-18 09:48:04 4

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (2)--IBERT

IBERT核心提供了基础广泛的物理介质附件(PMA)评估7系列FPGA GTX收发器的演示平台。可参数化以使用不同GTX收发器和时钟拓扑,IBERT核心也可以定制使用不同的线速率、参考时钟速率和逻辑宽度。数据模式生成器和每个所需的GTX收发器都包含了检查程序,给出了几个不同的伪随机二进制序列(PRBS)和要在信道上发送的时钟模式。此外,GTX收发器的配置和调谐可通过逻辑访问其与GTX收发器的动态重新配置端口(DRP)端口通信,以更改属性设置,以及控制端口上的值的寄存器。

2023-09-14 18:33:27 347

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (1)

GT资源是Xilinx系列FPGA的重要卖点,也是做高速接口的基础,不管是PCIE、SATA、MAC等,都需要用到GT资源来做数据高速串化和解串处理,Xilinx不同的FPGA系列拥有不同的GT资源类型,等,他们的速度越来越高,应用场景也越来越高端。。。7系列FPGA GTX和GTH收发器是功率高效的收发器,的线路速率,。GTX/GTH收发器具有高度可配置性,并与FPGA的可编程逻辑资源紧密集成。

2023-09-14 16:35:46 1050

原创 matlab 13折线法数据量化编码与解码

matlab 13折线法数据量化编码请查看>>

2023-09-13 17:34:13 227

Vivado DDS IP核仿真

Vivado DDS IP核仿真

2023-10-11

05-SFP-GTX.rar

aurora 8b10b 光纤传输

2023-09-22

基于FPGA 的cordic算法实现sin和cosine波形发生器

CORDIC算法原理利用简单的移位就实现,主要用于三角函数、双曲线、指数、对数的计算,在以二进制操作为基础的FPGA硬件中就显得尤为重要。虽然现在的fpga有了集成IP核,但是对于其基本原理还是需要关注的。 基于个人理解,本文主要对该算法进行简单推导,同时利用matlab进行仿真,并在fpga中实现。

2023-07-03

基于FPGA的cordic算法实现DDS-sincos

verilog实现cordic算法产生dds sin和cos波形产生。 CORDIC(Coordinate Rotation Digital Computer)算法即坐标旋转数字计算方法,是J.D.Volder1于1959年首次提出,主要用于三角函数、双曲线、指数、对数的计算。该算法通过基本的加和移位运算代替乘法运算,使得矢量的旋转和定向的计算不再需要三角函数、乘法、开方、反三角、指数等函数。 本文是基于使用Verilog HDL设计实现Cordic算法,实现正弦、余弦、反正切函数的实现。将复杂的运算转化成RTL擅长的加减法和乘法,而乘法运算可以用移位运算代替。Cordic算法有两种模式,旋转模式和向量模式。可以在圆坐标系、线性坐标系、双曲线坐标系使用。本文初步实现在圆坐标系下的两种模式的算法实现。

2023-07-03

基于FPGA驱动液晶显示器12864单色图片显示设计验证

基于FPGA驱动液晶显示器12864单色图片显示设计验证 包含verilog代码,quartus II工程的实现以及说明文档。 内容齐全,下板测试无误。 lcd1864 FPGA驱动 ,iic接口

2023-06-02

基于FPGA的五子棋游戏

FPGA verilog实现,vga显示,五个按键操作方向

2023-03-05

基于FPGA的64位8级流水线加法器

64位8级流水线加法器,即是将64位拆成8个8位进行运算,最后将8个8位运算的结果相加得出最后的和和进位位。采用8级流水线进行加法运算,则从第一次输入两个加数的第一个时钟起,需要第8个时钟周期对应的和才输出来,之后源源不断的输入加数,则和也不断的输出,如下图所示: 8级流水线需要将加法运算拆分成8个时钟周期来完成,每个时钟周期需要将前面计算得到的和、还未进行计算的加数进行缓存,由此,比如第1个8位计算得到的和就需要缓存7次,第2个8位计算得到的和就需要缓存6次,以此类推。同时,还要将未进行计算的加数进行缓存,比如[63:56]这个8位就需要缓存7次,[55:48] 这个8位就需要缓存6次。 第1个时钟周期:计算第1个8位的和,并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第2个时钟周期:计算第2个8位的和,并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第3个时钟周期:计算第3个8位的和,并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第4个时钟周期:计算第4个8位的和,并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第5个时钟周期:计

2023-03-05

ICC lab0-gui

icc学习 lab0_gui

2023-01-03

smic.18工艺的memory compiler

分享一个适用于smic.18工艺的memory compiler,亲测可用,我的运行环境是simics 3.04 + solaris 10, 具体的内容可以下下面的截图,包括分享的文件夹内容截图和MC正常运行并且成功生成sram的截图,有需要的朋友可以下载,希望能帮到各位

2022-12-15

基于FPGA的DS1302设计 quartus II

FPGA读写DS1302 RTC实验Verilog逻辑源码Quartus工程文件+文档资料, FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件,可以做为你的学习设计参考。 DS1302 FPGA module top( //sys input clk, input rst_n, output rtc_sclk, output rtc_ce, inout rtc_data, output [5:0] seg_sel, output [7:0] seg_data ); wire[7:0] read_second; wire[7:0] read_minute; wire[7:0] read_hour; wire[7:0] read_date; wire[7:0] read_month; wire[7:0] read_week; wire[7:0] read_year; seg_bcd seg_bcd_m0( .c

2022-12-01

基于FPGA MIPS CPU的设计

FPGA 1,Vivado工程 2,verilog代码 3,四个工程 4,手把手一步一步教你学习MIPS 设计CPU

2022-11-21

Synopsys DC工具学习 11课源码

Synopsys DC工具学习 11课源码 从入门到精通

2022-10-19

远程无线电子钢琴(基于Basys 3 FPGA开发板)

远程无线电子钢琴(基于Basys 3 FPGA开发板)

2022-07-14

基于FPGA实现坦克大战游戏 basy3

本设计是基于Xilinx Basys3的坦克大战游戏,通过Basys3板卡控制“坦克”的移动和射击,由拨码开关控制游戏的开始、模式选择等。游戏分为经典模式和无尽模式,经典模式中有4辆“敌方坦克”追击“己方坦克”,被击中后血量减一,直至血量为零后游戏终结,同时每击毁5辆坦克可使血量加一;无尽模式中以时间为游戏进度,倒计时结束后游戏终止,两种模式下击毁的坦克数均显示在开发板的数码管上。同时设置了道具机制,游戏中可随机掉落“加速”、“激光”、“冻结”等不同的道具,分别对应不同效果,丰富了游戏体验。 vivado basy3 verilog

2022-07-04

FPGA与DS18B20温度传感器的通信实现

FPGA与DS18B20温度传感器的通信实现 quartus II VHDL 资料齐全

2022-06-27

基于FPGA的序列检测器

基于FPGA的序列检测器 quartus II VHDL 文档说明

2022-06-27

基于FPGA的信号发生器

设计一款基于FPGA的芯片信号发生器,利用Verilog语言实现信号发生器的各个模块单元, 实现的硬件要求: 正弦波、三角波、方波等; 原理图,文档说明,各种资料齐全

2022-06-27

基于FPGA误码检测系统设计

基于FPGA误码检测 verilog quartus II

2022-06-24

FPGA 正弦波进行2ask,2fsk,2psk,2dpsk调制

能够发射正弦波 对发出的正弦波进行2ask,2fsk,2psk,2dpsk调制 调制时用到PN序列(伪随机序列) 步骤: 第一步:产生两个频率不同的载波信号 第二步:编写2ask,2fsk,2psk,2dpsk模块 第三步:编写伪随机序列产生模块 第四步:将所有模块连接起来

2022-06-24

基于FPGA的数字秒表设计

.1设计要求 (1) 能对0秒~59分59.99秒范围进行计时,显示最长时间是59分59秒; (2) 计时精度达到10ms; (3) 设计复位开关和启停开关,复位开关可以在任何情况下使用,使用以后计时器清零,并做好下一次计时的准备。 1.2数字秒表设计的目的 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上,了解EDA技术,对计算机系统中时钟控制系统进一步了解,掌握状态机工作原理,同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计,进行理论与实际的结合,提高与计算机有关设计能力,提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术,达到课程设计的目标。 有设计报告 quartus II

2022-06-23

基于FPGA的fir数字滤波器。

任务: 设计基于FPGA的数字滤波器。 要求: 1、 详细描述数字滤波器的工作原理和设计方法; 2、 利用半成品硬件,构成具有D/A功能的功能平台; 3、用VHDL语言编写FIR数字滤波器并下载至所设计硬件上做验证; 4、对结果做相应的理论分析。 verilog quartus ii 实验文档详细

2022-06-23

基于FPGA的实现一款简易电子密码锁

1、设计一个密码锁的控制电路,当输入正确密码时,输出开锁信号以推动执行机构工作(用FPGA实现直流电机控制),用红灯亮、绿灯熄灭表示关锁,用绿灯亮、红灯熄灭表示开锁; √ 2、在锁的控制电路中储存一个可以修改的 4 位密码,当开锁按钮开关(可设置成 6 位至8位,其中实际有效为 4 位,其余为虚设)的输入代码等于储存代码时,开锁; 3、从第一个按钮触动后的 5 秒内若未将锁打开,则电路自动复位并进入自锁状态,使之无法再打开,并由扬声器发出持续 20 秒的报警信号。√ 目标:用FPGA实现一款简易电子密码锁 VHDL

2022-06-22

基于FPGA的任意四位除法器

基于FPGA的任意四位除法器 根据公式:被除数=商数·除数+余数,将被除数减去除数,每减一次,商的中间结果加一,直至被除数等于或者小于除数,运算完成,此时,被除数被减剩的结果就是余数。 根据以上的思想,设计由加法器和减法器组成的除法器。 由于是任意四位除法器,所以输入的被除数和除数存在有符号和无符号的情况,设计中引入一个sign信号,当该信号被置为‘1’时,进行的是有符号运算,被置为‘0’时,进行的是无符号的运算。

2022-06-22

基于FPGA的任意波形发生器

1. 了解现代电子设计EDA技术,掌握数字电路、VHDL语言、QUARTUS II软件等相关知识,能够应用EDA软件进行任意信号发生器的设计与仿真。 2. 任意信号发生器功能:能够产生一定频率范围和一定幅度的正弦波、三角波、方波等常用信号,并可以根据要求产生满足特定要求的信号。 3. 应用QUARTUS II软件进行任意信号发生器的设计与仿真。

2022-06-22

基于FPGA的交通信号灯设计

基于FPGA的交通信号灯设计 任务和要求:该数字系统完成对十字路口交通信号灯的控制,十字路口由一条东西方向的主干道(简称A道)和南北方向的支干道(简称B道)构成。 十字路口交通灯控制规则为: (1) 初始状态为4 个方向的红灯全亮,时间1s。 (2) 东西方向绿灯亮,南北方向红灯亮。东西方向通车,时间30s。 (3) 东西方向黄灯亮,南北方向红灯亮,时间5s。 (4) 东西方向红灯亮,南北方向绿灯亮。南北方向通车,时间20s。 (5) 东西方向红灯亮,南,北方向黄灯亮,时间5s。 (6) 返回(2),继续运行。 (7) 如果发生紧急事件,例如救护车,警车通过,则按下单脉冲按钮,使得东,南,西,北四个方向红灯亮。紧急事件结束后,松开单脉冲按钮,将恢复到被打断的状态继续运行。 quartus II VHDL

2022-06-21

基于fpga的会议发言限时器

基于fpga的会议发言限时器 该项目通过FPGA芯片完成,分为软件和硬件设计,软件主要通过VHDL语言完成会议发言限时器,硬件设计外围电路,完成实物。 二、基本要求 1. 设置0-99分限时功能,用四位数码管显示。 2. 具有暂停和继续计时功能。 3. 最后一分钟给出报警提示,结束时也给出长音提示。计时时间误差为±0.1秒/分。 4.led灯开始时候亮起来,然后结束时不亮,并且在暂停时闪烁。 三、主要技术指标 1.电压直流5V,工作电流小于500mA。 2、完成主要功能。 3. 电路原理图。 veriog + VHDL

2022-06-21

基于FPGA的飞机的小游戏

基于FPGA的飞机的小游戏 FPGA板原理图 打飞机的小游戏,在用vhdl语言开发。通过VGA接口显示,能够显示分数,gameover等字样,己方飞机可控制左右移动,敌方飞机自动移动,碰边界会变方向变速。得分越高,速度越快,难度越大。 quartus II

2022-06-20

基于FPGA的电压表与串口通信

基于FPGA的电压表与串口通信 包含FPGA电路板原理图 TLC549 电路板操作与文件说明文档 quartus II工程 包含电路图 结果文档

2022-06-20

基于FPGA的XADC实现

FPGA Basys3 XADC verilog代码 xilinx

2022-06-10

基于fpga的波形发生器设计

开发语言:VHDL 功能:产生sine cosine 方波 三角波 开发软件:Quartus II 包含FPGA原理图,仿真波形,操作文档,非常全

2022-05-24

基于FPGA的spwm产生

基于FPGA的spwm产生 VHDL代码 quartus II工程

2022-05-23

基于FPGA的spi通信接口设计

基于FPGA的spi通信接口设计 包含原理图,管脚分配 quartus ii工程 verilog源码 开发板原理图均在里边。

2022-05-23

基于FPGA的LCD1602的流动显示VHDL

基于FPGA的LCD1602的流动显示VHDL FPGA VHDL语言 LCD1602控制 流动显示 有文档详细说明

2022-05-06

基于FPGA的I2C控制器设计

FPGA iic控制器 包含电路原理图 IIC教程,电路板操作说明,流程图 拨码开关选择要发送到FPGA外面的数据, 然后FPGA通过IIC通信,把数据传送到外面 的IIC芯片里面,最后再通过IIC通信把这个 数据读回来,显示在LED上。 后改为: 4个按键为二进制数,按下为1,没按下为零,就是XXXX, 因为IIC传送的是8bit的数,所以就将这四个按键按下的 情况显示在在4个LED上面,就是用4个LED代表4个按键的 按下情况,这样就用按键取代了拨码开关,我也不用去 做个板插上去。 设计语言:VHDL

2022-05-06

基于FPGA的fir滤波器设计

文件说明 1 代码文件 1 QuartusII工程文件 2 仿真文件 2 系统框图 3 DDS正弦信号产生 3 DDS的原理 3 DA转换和滤波 6 正弦波形 6 波形的产生 6 波形的存储 8 FIR滤波器原理 15 FIR原理以及设计方法 15 FIR滤波器主要有直接型、级联型、线性相位型: 15 FIR滤波器的设计方法 17 设计框架 19 Matlab软件导出需要的滤波器系数过程 19 Modelsim仿真 20 打开软件 20 打开工程 21 编译 21 选择仿真文件 22 开始仿真 25 仿真结果 26

2022-04-24

基于FPGA的DDS任意波形输出

基于FPGA的DDS任意波形输出 FPGA产生方波,三角波,sine,锯齿波,频率相位幅度可调

2022-04-24

基于FPGA的64位8级流水线加法器

基于FPGA的64位8级流水线加法器 FPGA 8级流水线加法器

2022-04-24

基于FPGA简易数字闹钟设计

基于FPGA简易数字闹钟设计 vivado verilog EGo1开发板

2022-03-29

图像BM3D算法 C++

图像BM3D算法 C++

2022-03-24

FPGA产生高斯白噪声

FPGA产生高斯白噪声 verilog源码

2022-03-18

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