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原创 STM32中断系统

原创 STM32时钟系统学习

原创 STM32固件库介绍

原创 普中STM32 单片机资料

百度网盘链接：https://pan.baidu.com/s/1b7rUSrrNNSahK48fQirU5Q?百度网盘链接：https://pan.baidu.com/s/1Pa8Ep1xmg6uoq17O6Nwyyw?百度网盘链接：https://pan.baidu.com/s/1nC4tdbyaVAVbdufMrYrqqw 提取码 : u8zu。百度网盘链接：https://pan.baidu.com/s/1vvAHubPZopXAzlrRbFKp8Q 提取码：prhx。

原创 STM32开发学习（GPIO 2）

原创 STM32开发学习（GPIO）

原创 STM32开发学习（地址映射）

【代码】STM32开发学习（地址映射）

原创 基于FPGA的五子棋游戏设计

对于显示器来说，RGB三个信号其实是模拟信号，其电平的高低，可以表示颜色的深浅。VGA显示中，FPGA需要产生5个信号：R、G、B三基色信号，行同步信号HS，场同步信号VS。两人对局，各执一色，轮流下一子，先将横、竖或斜线的5个或5个以上同色棋子连成不间断的一排者为胜。光标当前的棋子所在位置使用青色表示，因为屏幕背景色是黑色，棋盘背景色是白色，所以黑白棋子使用紫色和黄色代替。完成一帧（整屏）扫描的时间称为垂直扫描时间，其倒数称为场频率，即刷新一屏的频率，常见的有60Hz，75Hz等等。为l时，代表有棋子；

原创 ZYNQ PL 中断请求

个快速中断（PPI），即 IRQF2P[19:16]；16 个共享中断（SPI），即 IRQF2P[7:0]、IRQF2P[15:8]。查询下面表格，可以看到 PL 到 PS 部分一共有 20 个中断可以使用。可以看到部分 PL 到 PS 部分的中断，经过中断控制分配器（ICD），共享中断就是 PL 的中断可以发送给 PS 处理。上图中，黄色区域是 16 个 PL 的中断，它们可。ZYNQ 共有两个 CPU，每个 CPU 具备各自的 16 个软件中断。这 16 个中断可以任意定义。

原创 FPGA UDP RGMII 千兆以太网（4）ARP ICMP UDP

例如：|ff ff ff ff ff ff|00 0a 35 01 fe c0|08 06|00 01|08 00|06|04|00 01|00 0a 35 01 fe c0。处理过程, 1 表示为 ICMP 协议, 2 表示为 IGMP 协议, 6 表示为 TCP 协议, 17 表示为 UDP 协议。:占 4 位,可表示的最大数值是 15 个单位(一个单位为 4 字节)因此 IP 的首部长度的最大值。:占 16 位,指首部和数据之和的长度,单位为字节,因此数据报的最大长度为 65535 字节.总长。

原创 FPGA UDP RGMII 千兆以太网（3）ODDR

其中，IDDR和ODDR分别是输入和输出的双边沿寄存器，位于IOB中。另外，需要注意的是，在 7 系列器件的 HR Bank 中没有 ODELAYE2，只有在 HP BANK 中才有 ODELAYE2。在OPPOSITIE_EDGE模式中，时钟（CLK）的两个边沿用于以两倍的吞吐量从FPGA逻辑捕获数据。在同一时钟边沿上向IOB呈现数据避免了设置时间冲突，并允许用户以最小的寄存器到寄存器延迟执行更高的DDR频率，而不是使用CLB寄存器。图2-19显示了使用SAME_EDGE模式的输出DDR的时序图。

原创 FPGA UDP RGMII 千兆以太网（2）IDDR

SAME_EDGE 和 SAME_EDGE_PIPELINED 的区别在亍，SAME_EDGE模式时的 Q1 比 SAME_EDGE_PIPELINED 模式时的 Q1 提前了一个时钟周期。显然，对 RGMII 接口来说使用SAME_EDGE 模式会造成两个相邻时钟周期之间的数据错位，因此，只能采用 SAME_EDGE_PIPELINED 模式。相反，显示的第一对是线对 Q1 （0） 和 Q2（不在乎），然后是下一个时钟周期的线对 （1） 和 （2）这些模式是使用 DDR_CLK_EDGE 属性实现的。

原创 FPGA UDP RGMII 千兆以太网（1）

RGMII 使用 4bit 数据接口采用上下沿 DDR（Double Data Rate）的方式在一个时钟周期内传输 8bit 数据信号，即上升沿发送或者接收数据的低 4 位[3:0]，下降沿发送或者接收数据的高 4 位[7:4]。

原创 xilinx reset，data同步

用于从一个时钟域跨越到另一个时钟域的信号，这是一个多触发器流水线，所有触发器一起放入同一个slice中。因此，两者之间的路由延迟最小，以防止亚稳态问题。用于从一个时钟域跨越到另一个时钟域的信号，这是一个多触发器流水线，所有触发器一起放入同一个切片中。因此，两者之间的路由延迟最小，以防止亚稳态问题。

原创 特权同学FPGA官方全资料包括电子书下载

链接：http://pan.baidu.com/s/1bptgnKF。链接：http://pan.baidu.com/s/1dFNXvrV。链接：http://pan.baidu.com/s/1c24bVZa。链接：http://pan.baidu.com/s/1o6xCa4i。链接：http://pan.baidu.com/s/1c0nf6Qc。链接：http://pan.baidu.com/s/1gdf8CTl。链接：http://pan.baidu.com/s/1eQ8a4Gq。

转载 20个传感器原理动图【太经典了】

1.探伤仪2.氧浓度传感器3.电容传感器4.差压式液位计（负迁移）5.差压式液位计（无迁移）6.差压式液位计（正迁移）7.料位计（称重式）8.电位式传感器9.电子吊称10.电子皮带秤11.布料张力控制原理12.氧化铝湿敏电容13.编码液位计14.荷重传感器应用15.汽车衡16.陶瓷湿度传感器17.压阻式传感器测量液位18.应变式加速度传感器19.直滑式电位器控制气缸活塞行程20.超声波测量密度原理...

原创 Xilinx IP 10 Gigabit Ethernet Subsystem IP接口说明

正常帧传输的时序如图 3-10 和图 3-11 所示。当客户端想要传输帧时，它会断言s_axis_tx_tvalid并将数据和控件置于同一时钟周期中的s_axis_tx_tdata和s_axis_tx_tkeep。对于传输数据s_axis_tx_tdata，端口在逻辑上分为通道 0 到通道 3（用于 32 位接口）（请参阅表 3-3），或通道 0 到通道 7（用于 64 位接口）（请参阅 表 3-4），s_axis_tx_tkeep字的相应位表示s_axis_tx_tdata上的有效数据。

原创 Ethernet Protocol

MAC 负责以太网数据格式中所述的以太网成帧协议以及这些帧的错误检测。MAC 独立于并可以连接到任何类型的物理层设备。这提供了 MAC 子层的实时流控制操作。MAC CONTROL 和 MAC 子层均由内核在所有操作模式下提供。

转载 ASIC定制设计界的平衡大师——青芯半导体

总部位于上海张江的青芯半导体（CyanSemi），ASIC定制设计是其核心业务之一。青芯在单纯的设计服务维度之上，打造了从设计到生产的一套完整ASIC定制业务，不仅做芯片设计，还提供封装、测试服务，也包括生产端的验厂和品控等环节，甚至能根据供应链和制造端的实际情况来反向调整和优化芯片设计阶段的工作。未来，青芯希望在ASIC定制设计领域为客户提供顶级的设计支撑，帮助客户实现其产品的成功。创始人杨浩做...

原创 Xilinx IP 10 Gigabit Ethernet Subsystem IP

10G 以太网子系统通过 AXI4 流接口提供 10 Gb/s 以太网 MAC、物理编码子层 （PCS） 和物理介质附件 （PMA） 传输和接收功能。该子系统设计用于与 10GBASE-R 物理侧接口 （PHY） 或 10GBASE-KR 背板接口，并按照 IEEE 标准 802.3-2012、载波检测多址与碰撞检测 （CSMA/CD） 访问方法和物理层规范 （IEEE Std 802.3） 设计。

原创 Xilinx IP 10G Ethernet PCS/PMA IP Core

10G以太网物理编码子层/物理介质连接（PCS/PMA）核心在Xilinx 10G以太网介质访问控制器（MAC）核心和具有10Gb/s能力的PHY之间形成了无缝接口，实现了高速以太网系统和子系统的设计。•根据万兆以太网规范设计IEEE标准802.3-2012第49、72、73、74条•管理PCS/PMA寄存器的可选管理数据接口（MDIO）•支持Zynq-7000、UltraScale中的10GBASE-SR、-LR和-ER光链路™, Virtex-7和Kintex-7设备（仅限LAN模式）

原创 Vivado DDS IP核仿真

直接数字合成器（DDS）或数控振荡器（NCO）是许多数字通信系统中的重要部件。正交合成器用于构造数字下变频器和上变频器、解调器，并实现各种类型的调制方案，包括PSK（相移键控）、FSK（频移键控（frequency shift keying））和MSK（minimum shift keyed）。数字生成复数或实数正弦曲线采用查找表方案。查找表存储正弦曲线的样本。数字积分器用于生成合适的相位自变量，该相位自变量由查找表映射到期望的输出波形。

转载 闪存的工作原理

1前言闪存有两种分类，NAND型闪存主要用于存储写操作■MOS的特性给栅极高电平，就导通给栅极低电平，就截止在MOS管的基础上加入浮栅层和隧穿层就变成浮栅晶体管（存储一位数据的基本单位）■浮栅晶体管写操作（逻辑0）当给栅极施加较高的高电平（较高的高电平才能让电子穿过隧穿层），电子到浮栅层就被绝缘层阻碍了当给栅极低电平时，这时隧穿层就相当于绝缘层，这样电子就被存储起来了，这时隧穿层有电子表示逻辑0...

原创 matlab 2ask 4ask 信号调制

【代码】matlab 2ask 4ask 信号调制。

原创 什么是基带信号？ 什么是频带信号？

基带信号是指从信源中直接获取并反映其信息特征的原始信号，通常是低频信号，如音频信号或传感器信号。而频带信号则是对基带信号进行调制得到的信号，包含着基带信号的全部信息。

原创 vivado FFT IP仿真（3）FFT IP选项说明

xilinx FFT IP手册。

转载 通讯之CAN总线入门

1前言前面已经介绍了几种总线协议，那现在如果在汽车上实际应用一种总线协议来通讯的话，你会选择哪一种呢？答案是 都不行因为在汽车中许多系统都需要实时控制，而且数据必须可靠，即使面对面对恶劣环境也要正常运行如何解决这个问题呢？就要看CAN总线了ECU如何传输数据？现在将车上的每个设备用一条总线连接起来要想CAN通讯，就必须要专门的CAN收发器，经过CAN收发器，普通信号就会转化成差分信号（差分信号由...

原创 vivado FFT IP仿真（1）FFT基本知识

FFT（Fast Fourier Transform），快速傅立叶变换，是一种 DFT（离散傅里叶变换）的高效算法。在以时频变换分析为基础的数字处理方法中，有着不可替代的作用。

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (5）-- Aurora 8b10b 信号传输实战--小试牛刀

使用GTX传输高速ADC或者FPGA内部数字信号处理产生的高速信号（一般10G左右），采用GTX在芯片之间或者板级光纤连接等，快捷方便高效。1，data_gen类似高速adc ,产生5M采样率 32bit位宽的sine波，这个实际0.16G,远低于GTX的传输能力。2，data_gen 产生的数据首先写入异步fifo里，等待GTX时钟端的frame_gen读取。3，frame_gen 读取异步fifo的数据后进行组包后发送数据。

原创 【Aurora 8B/10B IP(1)--初步了解】

Aurora 8B/10B核心（图1-1）是用于高速串行通信的可扩展、轻量级链路层协议。该协议是开放的，可以使用XilinxFPGA技术来实现。该协议通常用于需要简单、低成本、高速率数据信道的应用中，并用于使用一个或多个收发器在设备之间传输数据。Aurora 8B/10B内核由于其低资源成本、可扩展的吞吐量和灵活的数据接口，可用于各种应用程序。核心应用程序的示例包括：芯片到芯片的连接：用高速串行连接取代芯片之间的并行连接可以显著减少PCB上所需的迹线和层数。

转载 分享ARM+FPGA低成本通信方案！轻松实现GPMC并口“小数据-低时延，大数据-高带宽”

GPMC并口简介GPMC(General Purpose Memory Controller)是TI处理器特有的通用存储器控制器接口，支持8/16bit数据位宽，支持128MB访问空间，最高时钟速率133MHz。GPMC是AM62x、AM64x、AM437x、AM335x、AM57x等处理器专用于与外部存储器设备的接口，如：(1)FPGA器件(2)ADC器件(3)SRAM内存(4)NOR/NAND...

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (4） Aurora 8b10b 递增数收发验证

了解了GTX硬件的基础知识--通过Ibert IP测试链路通信–学习官方历程。

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (3） Aurora 8b10b

跑通官方历程。检测发送数据与接收收据一致。1、收到的数据无规律：检查tx_dis是否拉低，光模块是否频率匹配；2、数据接收不到：请检查IP配置。其他可能会遇到的问题：使用1.25G光模块，根据本教程配置无法使用。本教程用的10G光模块做的教程，大家根据手头的光模块确认一下。一定要配置速率和实际光模块速率要一致！！！另外，我们配送的光纤线可能是分开的单根，也可能是不能分开，单口自收自发需要分开的，方便单口测试，大家双口测试，要交叉连接，也就是光口1的TX接光口2的RX。

原创 Xilinx FPGA 程序固化重新上电程序不运行的问题

电源断电，重新上电，FALSH里面的程序没有启动，FPGA程序没有跑起来。–FLASH启动不正常。FPGA擦除FLASH，烧写FLASH，正常。FPGA直接下载bit文件，功能正常。

转载 终于搞清了：SPI、UART、I2C通信的区别与应用！

电子设备之间的通信就像人类之间的交流，双方都需要说相同的语言。在电子产品中，这些语言称为通信协议。之前有单独地分享了SPI、UART、I2C通信的文章，这篇对它们做一些对比。串行 VS 并行电子设备通过发送数据位从而实现相互交谈。位是二进制的，只能是1或0。通过电压的快速变化，位从一个设备传输到另一个设备。在以5V工作的系统中，“0”通过0V的短脉冲进行通信，而“1”通过5V的短脉冲进行通信。数据...

原创 matlab自动生成FPGA rom源码

【代码】matlab自动生成FPGA rom源码。

转载 翔腾微2024届秋季校园招聘正式启动！

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (2)--IBERT

IBERT核心提供了基础广泛的物理介质附件（PMA）评估7系列FPGA GTX收发器的演示平台。可参数化以使用不同GTX收发器和时钟拓扑，IBERT核心也可以定制使用不同的线速率、参考时钟速率和逻辑宽度。数据模式生成器和每个所需的GTX收发器都包含了检查程序，给出了几个不同的伪随机二进制序列（PRBS）和要在信道上发送的时钟模式。此外，GTX收发器的配置和调谐可通过逻辑访问其与GTX收发器的动态重新配置端口（DRP）端口通信，以更改属性设置，以及控制端口上的值的寄存器。

原创 Xilinx FPGA 7系列 GTX/GTH Transceivers (1)

GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，不管是PCIE、SATA、MAC等，都需要用到GT资源来做数据高速串化和解串处理，Xilinx不同的FPGA系列拥有不同的GT资源类型，等，他们的速度越来越高，应用场景也越来越高端。。。7系列FPGA GTX和GTH收发器是功率高效的收发器，的线路速率，。GTX/GTH收发器具有高度可配置性，并与FPGA的可编程逻辑资源紧密集成。

原创 matlab 13折线法数据量化编码与解码

matlab 13折线法数据量化编码请查看>>