ZYNQ BRAM实现PS与PL数据交互

1 简介

有时CPU需要与PL进行小批量的数据交换，可以通过BRAM模块，也就是Block RAM实现
此要求。本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中
加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。
以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，CPU仅配置自定义
的PL BRAM Controller 的寄存器，不通过它读写数据。

2 PL端

首先添加AXI BRAM Controller 模块，用于PS端控制BRAM，双击打开配置，连接AXI总线，
可用于读写BRAM模块，AXI模式设置为AXI4，数据宽度设置为32位，memory depth不在
这里设置，需要在Address Editor里设置。BRAM端口数量设置为1个，用于连接双口RAM
的PORTA。不使能ECC功能。