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ZYNQ PS裸机开发RS485
RS485 是一种通用的通信标准，广泛用于数据采集和控制应用中。 它的主要优点之一是它允许将多个 RS485 设备放在同一条总线上，这使得多个节点可以相互连接。
RS-485是美国电子工业协会（EIA）在1983年批准了一个新的平衡传输标准（balanced transmission standard），EIA一开始将RS（Recommended Standard）做为标准的前缀，不过后来为了便于识别标准的来源，已将RS改为EIA/TIA。目前标准名称为TIA-485，但工程师及应用指南仍继续使用RS-485来称呼此标准。
RS-485仅是一个电气标准，描述了接口的物理层，像协议、时序、串行或并行数据以及链路全部由设计者或更高层协议定义。RS-485定义的是使用平衡（也称作差分）多点传输线的驱动器（driver）和接收器（receiver）的电气特性。
差分传输增加噪声抗扰度，减少噪声辐射
长距离链路，最长可达4000英尺（约1219米）
数据速率高达10Mbps（40英寸内，约12.2米）
同一总线可以连接多个驱动器和接收器
宽共模范围允许驱动器和接收器之间存在地电位差异，允许
ZYNQ EMIO接口 SPI-OLED
OLED-RES、OLED-DC、OLED-SCLK、OLED-SDIN 直接连接到 Zynq GPIO，其中 RES 和 DC信号低电平有效；PIN7 VDD和PIN5 VBAT是高电平有效的，但是并非直接连接至Zynq GPIO，而是通过 PMOS 管进行驱动。根据 PMOS 管的导通特性可以知道，当 OLED_VBAT和OLED-VDD 为低电平时，3.3V的电压才会送到VBAT和VDD，换句话说，对于Zynq而言，VBAT和BDD是低电平有效。市面上大多是将VBAT和VDD直接连接到高电平，这样一来不需要额外的控制，但是功耗也相对高一些。Miz702和Miz702N开发板将VBAT和VDD 连接到Zynq GPIO，可以通过软件控制OLED的通、断电，可以降低整个板子的功耗。
CS：OLED片选信号。
RST(RES)：硬复位OLED。
DC：命令/数据标志（0，读写命令；1，读写数据）。
SCLK：串行时钟线。在4线串行模式下，D0信号线作为串行时钟线SCLK。
SDIN：串行数据线。在4线串行模式下，D1信号线作为串行数据线SDIN。
ZYNQ 学习定时器中断
定时器作为 PS 的重要组成部分，可以不受 CPU 的干预，自己独立运行，来完成计时、定时、中断以
及计算来自 MIO 或 EMIO 引脚的信号脉冲宽度等。
在 ZYNQ 嵌入式系统中，定时器的资源是非常丰富的，每个 Cortex-A9 处理器都有各自独立的 32 位私
有定时器和 32 位看门狗定时器，这两个 CPU 同时共享一个 64 位的全局定时器（Global Timer）。除此之外，PS 中还有一个 24 位的系统看门狗定时器（SWDT）和两个 TTC（Triple Timer Counters）。系统看门狗定时器可以在系统发生灾难性的故障时（如 PS 中的 PLL 工作异常）发出信号，使得系统程序重新启动，保证了系统安全可靠的运行。TTC 用于计算来自 MIO 引脚或 EMIO 引脚的信号脉冲宽度，每个 TTC 都有三个独
ZYNQ EMIF进行PS与PL间的数据交互
AXI-EMC IP 是一个可以可以支持各种内存型号的控制器，利用这个IP可以非常方便地模拟各种类型的内存或者FLASH接口实现数据的交互和通信。以下是AXI-EMC IP的功能特性：
1、支持AXI4 Slave Memory Map 接口，数据宽度为32位和64位
2、支持写入/读取寄存器的可选AXI4-Lite Slave数据宽度为32位
3、支持AXI4增量和包传输
4、支持AXI4窄带和非对齐传输
5、最多支持四个外部存储器组
6、支持具有可配置字节奇偶校验和流水线级的同步SRAM
7、支持的内存类型
ZYNQ AXI4 FDMA内存读写
果用过ZYNQ的都知道，要直接操作PS的DDR 通常是DMA 或者VDMA,然而用过XILINX 的DMA IP和 VDMA IP，总有一种遗憾，那就是不够灵活，还需要对寄存器配置，真是麻烦。对于我们搞 FPGA的人来说，最喜欢直接了当，直接用FPGA代码搞定。现在XILINX 的总线接口是AXI4总线，那么熟练自定义AXI4 IP挂到总线上就非常方便了。基于这个目的，定义了一个基于AXI4 FULL MASTER的IP，暂且取名为FDMA。
ZYNQ FPGA实现电子相册
电子相册的实现就是通过按键来改变显示器的图片轮换。本节将通过ps端的按键来控制ARM选择不同的图片通过HDMI输出到显示屏。
ZYNQ FPGA实现电子相册
ZYNQ PL PS中断 共享中断
当处理器收到中断，它会停下当前正在做的任务，然后跳转到需要处理的地方去。这和轮询的方式是
相反的，轮询是由软件同步获取设备的状态。在中断方式中，不需要由处理器不断地轮询设备的I/O端口来
查看是否需要处理，设备本身会中断处理器。中断（主要是硬件中断）可以进一步被分类为以下几种类型：
• 可屏蔽中断（Maskable Interrupts，IRQ)——可通过在中断屏蔽寄存器中设定位掩码来关闭。触发可
屏蔽中断的事件源不是每次都是重要的。程序设计人员需要决定该事件是否应该导致程序跳到所需处理的
地方去。使用可屏蔽中断的设备包括定时器、比较器和ADC。
• 不可屏蔽中断（Non-Maskable Interrupts，NMI)——无法通过在中断屏蔽寄存器中设定位掩码来关闭。
这些是不可忽视的中断。NMI的事件包括上电、外部重启（用实际的按钮）和严重的设备失效。
• 处理器间中断（Inter-Processor Interrupts，IPI)——在多处理器系统中，一个处理器可能需要中断另一
个处理器的操作。在这种情况下，就会产生一个IPI，以便于处理器间通信或同步。
Zynq 芯片的P
ZYNQ I2C 通信例程-EEPROM
EEPROM 是一种用于计算机系统的非易失性存储器，也常在嵌入式领域中作为数据的存储设备，在物
联网及可穿戴设备等需要存储少量数据的场景中也有广泛应用。
在ZYNQ 系列芯片的PS端IOP部分有两个I2C控制器（I2C0、I2C1），控制器的接口只需一根数据
线（SDA）和一根时钟线（SCL）。
功能概述：本实例使用ARM 侧IIC0 EMIO来读写E2PROM，先往E2PROM里面写8个数值，然后再读取出来，通过串口打印显示。
E2PROM 简介：EEPROM (Electrically Erasable Programmable read only memory)是指带电可擦可编程只读存储器。是一种掉电后数据不丢失的存储芯片。 EEPROM 可以在电脑上或专用设备上擦除已有信息重新编程。一般用在即插即用。在微机的发展初期，BIOS都存放在ROM（Read Only Memory，只读存储器）中。
E2PROM 背景知识：ROM内部的资料是在ROM的制造工序中，在工厂里用特殊的方法被烧录进去的，其中的内容只能读不能改，一旦烧录进去，用户只能验证写入的资料是否正确，不能再作任何修改。如
Zynq-7000 PL端HDMI的显示控制
HDMI（High Definition Multimedia Interface）是高清晰多媒体接口线的缩写，能高品质地传输未经压缩的高清视频和多声道音频数据，最高数据传输速度为5Gbps。同时无需在信号传送前进行数/模或者模/数转换，可以保证最高质量的影音信号传送。
HDMI线支持5Gbps的数据传输率，最远可传输30米，足以应付一个1080p的视频和一个8声道的音频信号。而因为一个1080p的视频和一个8声道的音频信号需求少于4GB/s，因此HDMI线还有很大余量。这允许它可以用一个电缆分别连接DVD播放器，接收器和PRR。此外HDMI支持EDID，DDC2B，因此具有HDMI的设备具有“即插即用”的特点，信号源和显示设备之间会自动进行“协商”，自动选择最合适的视频/音频格式。如下图是一根HDMI线。
ZYNQ ARM IIC EMIO读写ADXL345三轴陀螺仪
ADXL345是一款小而薄的超低功耗3轴加速度计，分辨率高(13位)，测量范围达± 16g。数字输出数据为16位二进制补码格式，可通过SPI(3线或4线)或I2C数字接口访问。ADXL345非常适合移动设备应用。它可以在倾斜检测应用中测量静态重力加速度，还可以测量运动或冲击导致的动
ZYNQ BRAM实现PS与PL数据交互
有时CPU需要与PL进行小批量的数据交换，可以通过BRAM模块，也就是Block RAM实现
此要求。本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中
加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。
以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，CPU仅配置自定义
的PL BRAM Controller 的寄存器，不通过它读写数据。
ZYNQ-PL读写PS端DDR数据
PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数
据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA
的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总
线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。
基于FPGA的万年历实验
基于FPGA的万年历实验
verilog
quartus ii
lcd1602 显示
基于FPGA的打地鼠实验
地鼠随机出现，通过按键打地鼠。
错误标志为高时，蜂鸣器发出滴滴声
verilog
quartus II工程
//计数器对50MHz时钟计数，计数周期为0.5s
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
alarm_cnt <= 25'd0;
else if(alarm_cnt < 25'd12500)
alarm_cnt <= alarm_cnt + 25'd1;
else
alarm_cnt <= 25'd0;
end
FPGA 篮球计分器设计
该模块与我们的 FPGA 开发板搭配可实现电子篮球计分牌的功能
1.可显示 A 队 B 队的得分，通过按键实现加分减分功能
2.可显示 A 队 B 队的暂停次数，犯规次数
3.可显示每一节比赛的时间
4.可显示 24 秒倒计时
verilog设计
Vivado DDS IP核仿真
Vivado DDS IP核仿真
05-SFP-GTX.rar
aurora 8b10b 光纤传输
基于FPGA 的cordic算法实现sin和cosine波形发生器
CORDIC算法原理利用简单的移位就实现，主要用于三角函数、双曲线、指数、对数的计算，在以二进制操作为基础的FPGA硬件中就显得尤为重要。虽然现在的fpga有了集成IP核，但是对于其基本原理还是需要关注的。
基于个人理解，本文主要对该算法进行简单推导，同时利用matlab进行仿真，并在fpga中实现。
基于FPGA的cordic算法实现DDS-sincos
verilog实现cordic算法产生dds sin和cos波形产生。
CORDIC（Coordinate Rotation Digital Computer）算法即坐标旋转数字计算方法，是J.D.Volder1于1959年首次提出，主要用于三角函数、双曲线、指数、对数的计算。该算法通过基本的加和移位运算代替乘法运算，使得矢量的旋转和定向的计算不再需要三角函数、乘法、开方、反三角、指数等函数。
本文是基于使用Verilog HDL设计实现Cordic算法，实现正弦、余弦、反正切函数的实现。将复杂的运算转化成RTL擅长的加减法和乘法，而乘法运算可以用移位运算代替。Cordic算法有两种模式，旋转模式和向量模式。可以在圆坐标系、线性坐标系、双曲线坐标系使用。本文初步实现在圆坐标系下的两种模式的算法实现。
基于FPGA驱动液晶显示器12864单色图片显示设计验证
基于FPGA驱动液晶显示器12864单色图片显示设计验证
包含verilog代码，quartus II工程的实现以及说明文档。
内容齐全，下板测试无误。
lcd1864 FPGA驱动 ，iic接口
基于FPGA的五子棋游戏
FPGA verilog实现，vga显示，五个按键操作方向
基于FPGA的64位8级流水线加法器
64位8级流水线加法器，即是将64位拆成8个8位进行运算，最后将8个8位运算的结果相加得出最后的和和进位位。采用8级流水线进行加法运算，则从第一次输入两个加数的第一个时钟起，需要第8个时钟周期对应的和才输出来，之后源源不断的输入加数，则和也不断的输出，如下图所示：
8级流水线需要将加法运算拆分成8个时钟周期来完成，每个时钟周期需要将前面计算得到的和、还未进行计算的加数进行缓存，由此，比如第1个8位计算得到的和就需要缓存7次，第2个8位计算得到的和就需要缓存6次，以此类推。同时，还要将未进行计算的加数进行缓存，比如[63:56]这个8位就需要缓存7次，[55:48] 这个8位就需要缓存6次。
第1个时钟周期：计算第1个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数
第2个时钟周期：计算第2个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数
第3个时钟周期：计算第3个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数
第4个时钟周期：计算第4个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数
第5个时钟周期：计
ICC lab0-gui
icc学习 lab0_gui
smic.18工艺的memory compiler
分享一个适用于smic.18工艺的memory compiler，亲测可用，我的运行环境是simics 3.04 + solaris 10, 具体的内容可以下下面的截图，包括分享的文件夹内容截图和MC正常运行并且成功生成sram的截图，有需要的朋友可以下载，希望能帮到各位
基于FPGA的DS1302设计 quartus II
FPGA读写DS1302 RTC实验Verilog逻辑源码Quartus工程文件+文档资料, FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。
DS1302
FPGA
module top(
//sys
input clk,
input rst_n,
output rtc_sclk,
output rtc_ce,
inout rtc_data,
output [5:0] seg_sel,
output [7:0] seg_data
);
wire[7:0] read_second;
wire[7:0] read_minute;
wire[7:0] read_hour;
wire[7:0] read_date;
wire[7:0] read_month;
wire[7:0] read_week;
wire[7:0] read_year;
seg_bcd seg_bcd_m0(
.c
基于FPGA MIPS CPU的设计
FPGA
1，Vivado工程
2，verilog代码
3，四个工程
4，手把手一步一步教你学习MIPS 设计CPU
Synopsys DC工具学习 11课源码
Synopsys DC工具学习 11课源码
从入门到精通
远程无线电子钢琴（基于Basys 3 FPGA开发板）
远程无线电子钢琴（基于Basys 3 FPGA开发板）
基于FPGA实现坦克大战游戏 basy3
本设计是基于Xilinx Basys3的坦克大战游戏，通过Basys3板卡控制“坦克”的移动和射击，由拨码开关控制游戏的开始、模式选择等。游戏分为经典模式和无尽模式，经典模式中有4辆“敌方坦克”追击“己方坦克”，被击中后血量减一，直至血量为零后游戏终结，同时每击毁5辆坦克可使血量加一；无尽模式中以时间为游戏进度，倒计时结束后游戏终止，两种模式下击毁的坦克数均显示在开发板的数码管上。同时设置了道具机制，游戏中可随机掉落“加速”、“激光”、“冻结”等不同的道具，分别对应不同效果，丰富了游戏体验。
vivado
basy3
verilog
FPGA与DS18B20温度传感器的通信实现
FPGA与DS18B20温度传感器的通信实现
quartus II
VHDL
资料齐全
基于FPGA的序列检测器
基于FPGA的序列检测器
quartus II
VHDL
文档说明
基于FPGA的信号发生器
设计一款基于FPGA的芯片信号发生器，利用Verilog语言实现信号发生器的各个模块单元，
实现的硬件要求：
正弦波、三角波、方波等；
原理图，文档说明，各种资料齐全
基于FPGA误码检测系统设计
基于FPGA误码检测
verilog
quartus II
FPGA 正弦波进行2ask，2fsk，2psk，2dpsk调制
能够发射正弦波
对发出的正弦波进行2ask，2fsk，2psk，2dpsk调制
调制时用到PN序列（伪随机序列）
步骤：
第一步：产生两个频率不同的载波信号
第二步：编写2ask，2fsk，2psk，2dpsk模块
第三步：编写伪随机序列产生模块
第四步：将所有模块连接起来
基于FPGA的数字秒表设计
.1设计要求
(1) 能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒；
(2) 计时精度达到10ms；
(3) 设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。
1.2数字秒表设计的目的
本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。
有设计报告
quartus II
基于FPGA的fir数字滤波器。
任务：
设计基于FPGA的数字滤波器。
要求：
1、 详细描述数字滤波器的工作原理和设计方法；
2、 利用半成品硬件，构成具有D/A功能的功能平台；
3、用VHDL语言编写FIR数字滤波器并下载至所设计硬件上做验证；
4、对结果做相应的理论分析。
verilog
quartus ii
实验文档详细
基于FPGA的实现一款简易电子密码锁
1、设计一个密码锁的控制电路，当输入正确密码时，输出开锁信号以推动执行机构工作(用FPGA实现直流电机控制)，用红灯亮、绿灯熄灭表示关锁，用绿灯亮、红灯熄灭表示开锁； √
2、在锁的控制电路中储存一个可以修改的 4 位密码，当开锁按钮开关（可设置成 6 位至8位，其中实际有效为 4 位，其余为虚设）的输入代码等于储存代码时，开锁；
3、从第一个按钮触动后的 5 秒内若未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并由扬声器发出持续 20 秒的报警信号。√
目标：用FPGA实现一款简易电子密码锁
VHDL
基于FPGA的任意四位除法器
基于FPGA的任意四位除法器
根据公式：被除数=商数·除数+余数，将被除数减去除数，每减一次，商的中间结果加一，直至被除数等于或者小于除数，运算完成，此时，被除数被减剩的结果就是余数。
根据以上的思想，设计由加法器和减法器组成的除法器。
由于是任意四位除法器，所以输入的被除数和除数存在有符号和无符号的情况，设计中引入一个sign信号，当该信号被置为‘1’时，进行的是有符号运算，被置为‘0’时，进行的是无符号的运算。
基于FPGA的任意波形发生器
1. 了解现代电子设计EDA技术，掌握数字电路、VHDL语言、QUARTUS II软件等相关知识，能够应用EDA软件进行任意信号发生器的设计与仿真。
2. 任意信号发生器功能：能够产生一定频率范围和一定幅度的正弦波、三角波、方波等常用信号，并可以根据要求产生满足特定要求的信号。
3. 应用QUARTUS II软件进行任意信号发生器的设计与仿真。
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