第一FPGA-CSDN博客

原创 Verilog 实现32位并行CRC编解码可在一个时钟周期出结果

Verilog 实现32位并行CRC编解码可在一个时钟周期出结果CRC简介CRC(Cyclic Redundancy Check，循环冗余校验）是数据帧传输中常用的一种差错控制编码方式，针对要发送的数据帧，使用一些特定的多项式可以计算出CRC校验结果，CRC校验结果和原始数据一起传输到接收端。接收端在接收数据的同时按照相同的多项式对接收数据进行校验运算，并将校验结果和接收的结果进行对比，如果二二者相同则认为没有发生传输错误；如果不同，则认为是发生了传输错误。从理论上说，如果接收端计算出的CRC值与

2021-09-16 10:23:11 2808 3

原创 vivado 分析综合时，显示 synthesis failed，且没有给出错误类型

vivado 分析综合时，显示 synthesis failed，且没有给出错误类型一种可能存在的原因一种可能存在的原因当在打开vivado工程点击 Run Synthesis 出现Synthesis failed，而且Messages并没有error提示。此时可能是工程路径中有：“中文名”存在！因此，初学者建立vivado工程时，整条路径都不能有中文路径！...

2021-08-20 10:12:56 8129 10

CRC32-PARA.txt

FPGA中Verilog 实现32位并行CRC编解码，一个时钟周期出CRC结果

2021-09-10

空空如也

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