北邮22级信通院数电：Verilog-FPGA（5）第四第五周实验 密码保险箱的设计

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一.密码箱的功能和安全性

显示：

输入部分：

确认键：

复位键：

输出部分：

二.verilog代码

三.消抖模块

四.管脚分配

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一.密码箱的功能和安全性

下面介绍本博客实现的密码箱的显示、输入和输出构架：

显示：

FPGA开发版上右数码管常亮，显示你还有几次尝试机会。

代码中人为规定了尝试机会为3次。

每错一次，右数码管上显示的数字都会减少1。

如果三次尝试都失败了，密码箱会被锁死。

输入部分：

四位二进制密码：四个拨码开关的调节。

确认键：

四位二进制密码输入完成后，按确认键；

FPGA会通过亮灯形式通知你输入的密码是否正确；

如果正确，FPGA开发板上的绿灯亮起，右数码管上的数字变成一条横线；

如果错误，FPGA开发板上的红灯亮起，右数码管上的数字减一；

 

如果连续三次尝试错误，FPGA开发板上红灯绿灯同时亮起，右数码管显示数字0，密码箱锁死。

复位键：

主要是为了解决密码箱锁死之后还想继续测试的情况。

当密码箱锁死之后，按下复位键，程序会将所有数据重置，开发板（密码箱）回到初始状态。

确认键和复位键都通过按键开关来实现。

输出部分：

如上描述，输出部分包括右数码管的数字显示、红灯和绿灯的两个指示灯。

二.verilog代码

module password(clk,rst,key_confirm,key_set,sw_password,led,sega);

	input clk;							//时钟
	input rst;							//重置
	input key_confirm;				    //复位键
	input key_set;						//修改密码
	input [3:0] sw_password;		    //四位二进制密码
	output [1:0] led;					//是否解锁指示灯
	output [8:0] sega;				    //右数码管
	
	reg password =4'b0000;			    //初始密码
	
	reg [1:0] sgn;						//两位指示灯信号，对应两路指示灯
	reg [8:0] seg[3:0];				    //9位宽信号，用来储存数码管数字显示器
	reg [8:0] seg_data[1:0];		    //数码管显示信号寄存器
	reg [1:0] cnt;						//计数器，泳衣统计错误次数
	reg lock;							//程序锁，用于结束程序
	
	wire confirm_dbs;					//消抖后确认脉冲
	initial begin						//初始化
	seg[0]<=9'h3f;						//数码管显示数字0
	seg[1]<=9'h06;						//数字1
	seg[2]<=9'h5b;						//数字2
	seg[3]<=9'h4f;						//数字3
	seg_data[0]<=9'h3f;				    //右初始数字显示数字0
	cnt<=2'b11;							//计数器初始值3
	end
	
	always @ (posedge clk or negedge rst)	//时钟边沿触发或复位按键触发
	begin
	if(!rst)									//复位
		begin							
		sgn<=2'b11;								//亮灯均火
		seg_data[0]<=seg[3];					//右显示数字3
		cnt<=2'b11;								//计数器复位到3
		lock<=2'b11;							//程序锁默认状态1（正常）
		end
		
		else if (confirm_dbs && lock)		    //按下确认键，此处用的消抖后的脉冲信号，\
                                                //若程序已锁则不执行
		begin
			if(sw_password == password)	        //密码正确
				begin
				sgn<=2'b10;						//绿灯亮
				seg_data[0]<=9'h40;			    
				seg_data[1]<=9'h40;			    //密码输入正确后两根数码管显示两根横线
				lock=2'b10;					   	//程序锁进入状态2（可调密码）
				end
			else if(cnt==2'b11)
				begin
				sgn<=2'b01;						//红灯亮
				seg_data[0]<=seg[2];			//数码管显示数字2
				cnt<=2'b10;						//计数器移至2
				end
			else if(cnt==2'b10)
				begin
				sgn<=2'b01;						//红灯亮
				seg_data[0]<=seg[1];			//数码管显示数字1
				cnt<=2'b01;						//计数器移至1
				end
			else if(cnt==2'b01)
				begin
				sgn<=2'b00;						//绿灯和红灯同时亮
				seg_data[0]<=seg[0];			//数码管显示数字0
				lock=0;							//程序锁进入状态0（锁死）
				end
		end
	end
	
	assign led=sgn;							    //绿灯代表密码正确，红灯代表密码错误
	assign sega=seg_data[0];				    //右数码管随输入信号变化改变数值
	
	debounce key_confirm_dbs				    //消抖模块，用以消抖确认键
		(    
		.clk(clk),
		.rst(rst),
		.key(key_confirm),
		.key_pulse(confirm_dbs));
endmodule	
		

三.消抖模块

module debounce (clk,rst,key,key_pulse);
 
        parameter       N  =  1;                //要消除的按键的数量
 
	input             clk;
        input             rst;
        input 	[N-1:0]   key;                  //输入的按键					
	output  [N-1:0]   key_pulse;                //按键动作产生的脉冲	
 
        reg     [N-1:0]   key_rst_pre;       //定义一个寄存器型变量存储上一个触发时的按键值
        reg     [N-1:0]   key_rst;           //定义一个寄存器变量储存储当前时刻触发的按键值
 
        wire    [N-1:0]   key_edge;          //检测到按键由高到低变化是产生一个高脉冲
 
        //利用非阻塞赋值特点，将两个时钟触发时按键状态存储在两个寄存器变量中
        always @(posedge clk  or  negedge rst)
          begin
             if (!rst) begin
                 key_rst <= {N{1'b1}};       //初始化时给key_rst赋值全为1，{}中表示N个1
                 key_rst_pre <= {N{1'b1}};
             end
             else begin
                 key_rst <= key;             
                //第一个时钟上升沿触发之后key的值赋给key_rst,
                //同时key_rst的值赋给key_rst_pre
                 key_rst_pre <= key_rst;     
                //非阻塞赋值。相当于经过两个时钟触发，
                //key_rst存储的是当前时刻key的值，
                //key_rst_pre存储的是前一个时钟的key的值
             end    
           end
 
        assign  key_edge = key_rst_pre & (~key_rst);
        //脉冲边沿检测。当key检测到下降沿时，
        //key_edge产生一个时钟周期的高电平
 
        reg	[17:0]	  cnt; 
        //产生延时所用的计数器，系统时钟12MHz，
        //要延时20ms左右时间，至少需要18位计数器     
 
        //产生20ms延时，当检测到key_edge有效是计数器清零开始计数
        always @(posedge clk or negedge rst)
           begin
             if(!rst)
                cnt <= 18'h0;
             else if(key_edge)
                cnt <= 18'h0;
             else
                cnt <= cnt + 1'h1;
             end  
 
        reg     [N-1:0]   key_sec_pre;                //延时后检测电平寄存器变量
        reg     [N-1:0]   key_sec;                    
 
 
        //延时后检测key，如果按键状态变低产生一个时钟的高脉冲。
        //如果按键状态是高的话说明按键无效
        always @(posedge clk  or  negedge rst)
          begin
             if (!rst) 
                 key_sec <= {N{1'b1}};                
             else if (cnt==18'h3ffff)
                 key_sec <= key;  
          end
       always @(posedge clk  or  negedge rst)
          begin
             if (!rst)
                 key_sec_pre <= {N{1'b1}};
             else                   
                 key_sec_pre <= key_sec;             
         end      
       assign  key_pulse = key_sec_pre & (~key_sec);     
 
endmodule

四.管脚分配