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如之
这个作者很懒,什么都没留下…
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DS-5调试CYCLONE V(1)---hello world
1、从下图可以看到裸程序可以由preloader加载,所以要调试裸程序要做的第一件事是生成并编译一个preloader。生成preloader的过程,很多资料可以查到。首先要使用qsys生成的配置文件,该配置文件放在quartus工程的hps_isw_handoff\som_hps_hps_som目录。2、生成与编译一个preloader1)、打开soc eds 16.1原创 2018-01-26 16:49:33 · 3309 阅读 · 5 评论 -
cyclone v hwlib使用问题
从demo工程开始我使用的是quartus 17.1,在直接使用demo工程时会存在编译问题。如果其它版本有问题,可以根据提示进行同样的修改。example工程在这个路径下:intelFPGA\17.1\embedded\examples\software我们拷贝一个工程Altera-SoCFPGA-HardwareLib-16550-CV-GNU.tar到我们自己的工程目录下解压然后...原创 2018-10-18 08:35:56 · 762 阅读 · 1 评论 -
vxworks 6.9下CANIO对SMP支持与CAN库编译问题
cyclone v SOC使用的bosch d can,vxworks6.9下有ti dcan驱动可以支持该IP。但是vxworks 6.9只支持UP架构的CAN驱动,对于SMP不支持。不支持的原因是CAN DEVIO中没有增加对SMP支持,体现的wcanio中使用了taskLock taskUnlock intLock intUnclock,而SMP是使用spinLock,所以为了使SMP架构使...原创 2018-08-23 17:26:18 · 1080 阅读 · 0 评论 -
cyclone v cold reset问题
近期调试cyclone v开发板,发现在preloader起来后冷复位起不来,但是上电复位是可以的。通过ds-5发现在cold reset后,无法读取到部分寄存器。如下所示:还有一种现在是arm a9的reset输出是周期性的低。我们原理图上reset设计如下所示:我的板子是从qspi flash启动的。cyclone v在上电或者cold reset时会以3字节模式从flash中读取preloa...原创 2018-05-16 17:35:03 · 848 阅读 · 0 评论 -
从cyclone v spl程序说uboot镜像生成过程
上篇文章分析了uboot在进行编译preloader与uboot时的总体过程,主要是配置过程所做的勾当。这里将以spl程序生成为例分析一下镜像生成那些事。追踪这个过程还是需要从makefile入手,跟踪一下它做的工作。再进入uboot顶层makefile,可以找到该目标:这个依赖与depend,在执行完depend后,会进入spl目录,执行make all。1)depend依赖那个这个镜像...原创 2018-05-16 16:18:09 · 1219 阅读 · 0 评论 -
altera soceds 工具编译preloader与uboot过程分析
在开发altera soc cyclone v以及其它的soc时,我们需要先使用quartus 及其它组件qsys构建工程,然后soceds根据生成硬件配置文件handoff,生成uboot的头文件及相关配置,最后编译成我们需要的preloader及其及uboot。在使用bsp-editor生成相关文件后,在handoff与generated文件夹可以看到许多头文件与C语言文件,这些文件是...原创 2018-05-16 11:58:14 · 2423 阅读 · 0 评论 -
从u-boot理解armv7异常处理
说到异常,就会想起不正常情况。异常确实是CPU处理非正常流程的一种手段。这里要说的是中断也是一种异常,而且ARMV7KH 定义了两种中断异常,irq与fiq。中断是我们熟知的,中断向量表跟异常向量表是什么关系呢。当外设发生中断时,通知中断控制器,中断控制器只是向CPU CORE发送了IRQ,也就是说在CORE看来所有中断只能称为IRQ异常。下面理一下armv7在异常处理上的设置。1、arm...原创 2018-05-17 16:20:35 · 1758 阅读 · 0 评论 -
cyclone v loan io理解(io复用)
cyclone v hps部分管脚复用上,有这样几中选择,set 0 ,set 1,fpga,used。set0,set1的选择并不关乎外部管脚,外部管脚是固定的。只是当多个控制器使用相同管脚时会有冲突,需要选择不同的映射方案。可以参考相应手册: https://www.altera.com.cn/support/literature/lit-dp.html#cyclone-v 冲突会有提示。不...原创 2018-04-13 16:56:33 · 1422 阅读 · 1 评论 -
cyclone v QSPI烧写问题(not able to map flash id)
在使用soc eds工具烧写QSPI过程中,出现了如下问题:not able to map flash id from flash database。板子刚开始使用时是没有问题的,经过一段时间调试后,突然就出现这个问题。每次上电后,是可以读出flashid的,但是失败后再次读取发现flashid读取也失败。经过分析,认定是在使用DS-5调试过程中,改写了一个CR1的otp位。导致上电的保护位默认是...原创 2018-04-17 14:21:02 · 1560 阅读 · 1 评论 -
cyclone v 调试DDR3L时出现SEQ.C: CALIBRATION FAILED
板子使用的DDR3是MT41K256M16TW-107AATP。根据手册设置完时序参数后,运行时出现:SEQ.C: CALIBRATION FAILEDSEQ.C: Calibration SummarySEQ.C: Calibration FailedSEQ.C: Error Stage : 1 - VFIFOSEQ.C: Error Substage: 1 - GUARANTEED REA...原创 2018-04-08 16:05:56 · 1891 阅读 · 2 评论 -
使用DS-5调试cyclone v hps preloader记录
使用自己的开发板,我们最先开始做的可能就是preloader。不管我们以后是跑操作系统还是裸程序,preloader是做为前期CPU环境的最小配置存在的。它的主要功能是最小化配置CPU,还有一个主要功能是配置我们的DDR。这个过程中,很有可能是板子起不来,遇到很多问题。DS-5提供了很好的方法,用来调试preloader。首先,我们编译完preloader后,会生成一个pre-mkimage.bi...原创 2018-03-20 15:40:44 · 1580 阅读 · 1 评论 -
由preloader从QSPI配置CYCLONE V FPGA
cyclone v fpga可以由preloader从QSPI读取,并通过FPGAMANAGER进行配置。FPGA文件需要使用rbf fppX16格式,可以使用压缩格式。这种配置方式可以使preloader提前将FPGA配置好,在启动vxworks系统前,使自己开发FPGA部分提前进入配置,方便软件调试自己开发的FPGA模块。我的QSPI大小为32M,主要用于存放preloader,param,v...原创 2018-03-19 14:40:10 · 1606 阅读 · 0 评论 -
Altera cyclone V HPS GIC
Alteracyclone V HPS GIC一、CYCLONE V GIC配置Cyclone v使用双核ARM CORTEX A9硬核处理器,MPU系统框图如下: 由上面图可以看出,双核CORTEXA9共同使用一个GIC,pl390。PL390实现了180个中断源,包括了专用的FPGA中断。每个核都有16个一组的软件中断(SGI)及16个一组的私有中断(PPI)。这32个中断占用了G...原创 2018-03-16 19:29:48 · 2032 阅读 · 0 评论 -
cyclone v cache原理、结构与使用
arm cortex a9 cache原理、结构与使用cache的概念与结构cache工作原理直接映射组相联cache的概念与结构cache是CPU核内一块小而快速的sram。cpu访问主存数据时,会首先查找这块cache,如果所以访问在数据在cache中,则直接从cache中取。cpu对高速缓存的访问要比外部主存快的得,但它只保存了主存的一部分,访问数据时,会造成访问时间的不确定性,也会造成...原创 2018-10-15 16:55:11 · 977 阅读 · 0 评论