（三）ARM裸机之s5pv210时钟系统

最新推荐文章于 2023-03-12 13:35:56 发布

小殷学长

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分类专栏： ARM裸机文章标签：单片机 arm裸机嵌入式软件

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(三）ARM裸机之s5pv210时钟系统

文章目录

- (三）ARM裸机之s5pv210时钟系统
前言
一、Soc时钟介绍
二、s5pv210时钟域详解
三、代码解析寄存器配置
总结

前言

提示：以下是本篇文章正文内容，下面案例可供参考

一、Soc时钟介绍

1.什么是时钟？

时钟是同步系统工作的节拍，形象的来说时钟就是我们的指挥人，不同的指挥命令对应着不同的时钟信号，根据不同的时钟信号就可以控制不同器件的工作。Soc内部有很多器件这些都需要一个同步时钟来指挥，这就是我们的Soc时钟系统

2.Soc时钟如何获得?

1.外部直接输入时钟信号，SoC有个引脚用来输入外部时钟信号，用的很少。
2.外部晶振+内部时钟发生器产生时钟，大部分低频单片机都是这么工作的。
3.外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟，210属于这种。

一、外什么不用外部高频晶振产生高频信号直接给CPU？
主要是因为芯片外部电路不适宜使用高频率，因为传导辐射比较难控制；
高频率的晶振太贵了。

二、为什么要内部先高频然后再分频？
主要因为SoC内部有很多部件都需要时钟，而且各自需要的时钟频率不同，
没法统一供应。因此设计思路是PLL后先得到一个最高的频率（1GHz、1.2GHz）
然后各外设都有自己的分频器再来分频得到自己想要的频率。

3.时钟和系统性能的关系、超频、稳定性

(1)一般SoC时钟频率都是可以人为编程控制的，频率的高低对系统性能有很大影响。
(2)S5PV210建议工作频率800MHz～1.2GHz，一般我们都设置到1GHz主频。如果你设置到1.2GHz就叫超频。超频的时候系统性能会提升，但是发热也会增大，因此会影响系统稳定性。

4.时钟和外设编程的关联

每个外设工作都需要一定频率的时钟，这些时钟都是由时钟系统提供的。时钟系统可以编程控制工作模式，因此我们程序员可以为每个外设指定时钟来源、时钟分频系统、从而制定这个外设的工作时钟。

5.时钟和功耗控制的关系

(1)SoC中各种设备工作时，时钟频率越高其功耗越大，发热越大，越容易不稳定，需要外部的散热条件越苛刻。
(2)SoC内部有很多外设，这些外设不用的时候最好关掉（不关掉会一定程度浪费电），开关外设不是通过开关，而是通过时钟。也就是说我们给某个外设断掉时钟，这个外设就不工作了。

示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。

二、s5pv210时钟域详解

1.三个主时钟域MSYS DSYS PSYS

在这里插入图片描述

分析

(1)因为S5PV210的时钟体系比较复杂，内部外设模块太多，因此把整个内部的时钟划分为3大块，叫做3个域。
)MSYS: CPU（Cortex-A8内核）、DRAM控制器（DMC0和DMC1）、IRAM&IROM······
DSYS: 都是和视频显示、编解码等有关的模块
PSYS: 和内部的各种外设时钟有关，譬如串口、SD接口、I2C、AC97、USB等。
soc内部3个域的划分主要是因为不同模块之间的时钟速率相差太大。所以在设计的时候就有必要将高速的放在一起，相对低速的放在一起。

/***********不同域的具体时钟*************/
MSYS域：
	ARMCLK：	给cpu内核工作的时钟，也就是所谓的主频。
	HCLK_MSYS：	MSYS域的高频时钟，给DMC0和DMC1使用
	PCLK_MSYS：	MSYS域的低频时钟
	HCLK_IMEM：给iROM和iRAM（合称iMEM）使用

DSYS域：
	HCLK_DSYS：DSYS域的高频时钟
	PCLK_DSYS：DSYS域的低频时钟

PSYS域：
	HCLK_PSYS：PSYS域的高频时钟
	PCLK_PSYS：PSYS域的低频时钟
	SCLK_ONENAND：


总结：210内部的各个外设都是接在（内部AMBA总线）总线上面的，
AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。
上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX
其中HCLK_XXX就是XXX这个域中AHB总线的工作频率
PCLK_XXX就是XXX这个域中APB总线的工作频率。
SoC内部的各个外设其实是挂在总线上工作的，
也就是说这个外设的时钟来自于他挂在的总线
譬如串口UART挂在PSYS域下的APB总线上
因此串口的时钟来源是PCLK_PSYS。
我们可以通过记住和分析上面的这些时钟域和总线数值
来确定我们各个外设的具体时钟频率。

时钟结构图

下面这张图从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟；第二张图是从各中间时钟（第一张图中某个步骤生成的时钟）到各外设自己使用的时钟（实际就是个别外设自己再额外分频的设置）。可见，第一张图是理解整个时钟体系的关键，第二种图是进一步分析各外设时钟来源的关键。
(3)要看懂时钟体系框图，2个符号很重要：一个是MUX开关，另一个是DIV分频器。
(3.1)MUX开关就是个或门，实际对应某个寄存器的某几个bit位的设置，设置值决定了哪条通道通的，分析这个可以知道右边的时钟是从左边哪条路过来的，从而知道右边时钟是多少。
(3.2)DIV分频器，是一个硬件设备，可以对左边的频率进行n分频，分频后的低频时钟输出到右边。分频器在编程时实际对应某个寄存器中的某几个bit位，我们可以通过设置这个寄存器的这些对应bit位来设置分频器的分频系数（譬如左边进来的时钟是80MHz，分频系统设置为8，则分频器右边输出的时钟频率为10MHz）。
(3.3)寄存器中的clock source x就是在设置MUX开关；clock divider control寄存器就是在设置分频器分频系数。

在这里插入图片描述

``
各个时钟典型值
`
在这里插入图片描述

2.时钟设置的关键寄存器

xPLL_LOCK
xPLL_LOCK寄存器主要控制PLL锁定周期的。
xPLL_CON/xPLL_CON0/xPLL_CON1
PLL_CON寄存器主要用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等
CLK_SRCn(n：0～6)
CLK_SRC寄存器是用来设置时钟来源的，对应时钟框图中的MUX开关。
CLK_SRC_MASKn
CLK_SRC_MASK决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细、功耗高。
CLK_DIVn
各模块的分频器参数配置
CLK_GATE_x
类似于CLK_SRC_MASK，对时钟进行开关控制
CLK_DIV_STATn
CLK_MUX_STATn
这两类状态位寄存器，用来查看DIV和MUX的状态是否已经完成还是在进行中
总结：其中最重要的寄存器有3类：CON、SRC、DIV。其中CON决定PLL倍频到多少，SRC决定走哪一路，DIV决定分频多少。

3.时钟设置步骤分析

1）先选择不使用PLL，让外部24mhz原始时钟直接过去，绕过APLL那条路
2）设置锁定实际，默认值为0x0FFF,我们设置为0xfffff
3）分频设置，决定由PLL出来的最高时钟如何分频得到各个时钟
4）设置PLL，主要是设置PLL的倍频系统，决定由24mhz的原始频率可以得到多大的输出频率，我们按照设置值设置输出ARMCLK为1Ghz
5)打开PLL，前面4步已经设置好了所有开关和频率系数，该不执行后就可以得到各个频率
总结:上述几步设置实际上只有到了5个寄存器。

三、代码解析寄存器配置

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET		0x00		
#define MPLL_LOCK_OFFSET		0x08

#define APLL_CON0_OFFSET		0x100
#define APLL_CON1_OFFSET		0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET	0x280
#define CLK_SRC_MASK1_OFFSET	0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 		0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV				0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL			set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL			set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


.global clock_init
clock_init:
	ldr	r0, =ELFIN_CLOCK_POWER_BASE
	
	// 1 设置各种时钟开关，暂时不使用PLL
	ldr	r1, =0x0
	// 芯片手册P378 寄存器CLK_SRC：Select clock source 0 (Main)
	str	r1, [r0, #CLK_SRC0_OFFSET]				

	// 2 设置锁定时间，使用默认值即可
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
	ldr	r1,	=0x0000FFFF					
	str	r1,	[r0, #APLL_LOCK_OFFSET]				
	str r1, [r0, #MPLL_LOCK_OFFSET]	 				

	// 3 设置分频
	// 清bit[0~31]
	ldr r1, [r0, #CLK_DIV0_OFFSET]					
	ldr	r2, =CLK_DIV0_MASK					
	bic	r1, r1, r2
	ldr	r2, =0x14131440						
	orr	r1, r1, r2
	str	r1, [r0, #CLK_DIV0_OFFSET]

	// 4 设置PLL
	// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	ldr	r1, =APLL_VAL						
	str	r1, [r0, #APLL_CON0_OFFSET]
	// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	ldr	r1, =MPLL_VAL						
	str	r1, [r0, #MPLL_CON_OFFSET]

	// 5 设置各种时钟开关,使用PLL
	ldr	r1, [r0, #CLK_SRC0_OFFSET]
	ldr	r2, =0x10001111
	orr	r1, r1, r2
	str	r1, [r0, #CLK_SRC0_OFFSET]

	mov	pc, lr

声明：
上面这个代码是课程中的源码，具体定义的一些数值就不在这里说了，都是根据我们要使用的寄存器进行宏定义，在后面代码的编写中通过基址加变址的方式。

0x0000FFFF解析

有芯片手册中对APLL_LOCK 倍频锁定时间可知默认给的是0x0FFF在这里我们设置成最大值0xFFFF

在这里插入图片描述

0x14131440 分频设置
在这里插入图片描述

/******下面对该寄存器的每位进行分析**********/
通过0x14131440这个设定值我们进行具体分析，为什么要这设置
1.我们先根据每位的设置算出我们主域的分频

PCLK_PSYS = HCLK_PSYS / 2
HCLK_PSYS = MOUT_PSYS / 5
PCLK_DSYS = HCLK_DSYS / 2
HCLK_DSYS = MOUT_DSYS /  4
PCLK_MSYS = HCLK_MSYS /  2
HCLK_MSYS = ARMCLK / 5
SCLKA2M = SCLKAPLL /  5
ARMCLK = MOUT_MSYS / 1

APLL MPLL 计算

在这里我们配置的时候是参考厂家的推荐参数，我们使用时钟的时候实际也是配置的这些参数，所以在配置前面我们代码的现象是一样。

在这里插入图片描述

计算M P S 注意下面公式中的FIN = 24mKZ 这是默认的频率没有倍频之前的

在这里插入图片描述

从上面APLL_CON0寄存器我们可以看出MDIV的初始值为0xC8 十进制就是128
FOUT = 128x24/3 = 1024Mhz
但是我们标准的为1000Mhz 所以我们在代码中宏定义时写的是0x7D 十进制为125
FOUT = 125x24/3 = 1000Mhz

同样MPLL_CON0计算方式也是这样只有
FOUT = 667x24/12*2 = 667Mhz

0x10001111 选择分频路径

由上面我们已经把主频和分频系数都计算出来了下面我们根据CLK_SRC0这个寄存器的配置来选择我们的分频路径

在这里插入图片描述

开关选择
MUXFLASH = 1
MUX_PSYS = 0
MUX_DSYS = 0
MUX_MSYS = 0
MUXVPLL  = 1
MUXEPLL  = 1
MUXMPLL  = 1
MUXAPLL  = 1

在这里插入图片描述到这里我们对时钟的配置就已经完成了在本次的实验中我们只设置了APLL和MPLL其他两个没有管，APLL 和MPLL设置的关键都是M P S 三个值并且这三个值的设置官方手册都提供了推荐的数值，在上面也图片中也有将其列举出来。

总结

通过本次的学习让我对s5pv210 Soc的时钟有了一个清楚的认识，并且通过老师在课程中提供的代码对我们用到的寄存器进行了一个清晰的分析，如何确定主频频率以及各分频系数，对整个分析过程有了一定的认识俗话说的好：师傅领进门，修行靠自己，在后面的学习中自己也会好好加油滴。

上述内容如若有错误，请各位大佬指出，相互学习共同进步

小殷学长

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（三）ARM裸机之s5pv210时钟系统

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