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原创 优化基于Vivado zynq7000工程时序过程记录

高级时序优化

2022-07-29 16:50:27 426 1

原创 使用windows命令行和tcl脚本创建Vivado工程

创建工程需要的文件:1:工程所需要的源代码和自定义IP文件库;2.bat文件,用于在windows下面直接调用vivado编译工程;auto.bat文件的创建过程是,新建一个记事本,然后另存为.bat文件即可,下面为.bat文件的内容path %psth%;D:\Xilinx_2019.2\Vivado\2019.2\binstart "C:\Windows\System32\cmd.exe" @echo Produce the vivado project.set cache_f

2022-03-11 14:51:48 2427

原创 基于vivado平台的FPGA约束笔记

基于vivado平台的FPGA时序约束笔记

2022-01-11 14:19:43 863

原创 altera_fft_ip_core 和 xilinx_fft_ip_core 差异

1:Altera 上 fft IP参数设置

2019-10-12 17:44:56 211

原创 Constraining I/O Delay

1 input delay

2019-08-15 14:42:32 185

原创 那些年在vivado上踩到的坑

1.如果在vivado里面的一个工程,调用了两个不同的 自定义IP(举例模块A和B) ,但这两个IP分别调用了 同一个 子代码(举例 test.v),则需要注意如下问题:如果在 A 和 B 里面, 这两个test.v 完全一致的话,那编译的时候不存在问题,也不会报 critical waring ;如果不巧,A B 模块都没想到对方模块会和自己有一个同样名字的子代码,两个模块下这个子代码的功能还不...

2019-08-12 11:23:02 4673 2

原创 使用Vivado工具将.bit文件转换为.boot文件的方法

在vivado的开发中,当我们实例化了PS的核之后,编译完成的 .bit二进制结果文件需要结合 bootoader等其它ps的启动文件一起生成.boot文件,才能正常使用,从.bit生成.boot的测试文件如下:step1:export hardwarestep2:launch SDKstep3:生成 fsbl文件(first stage boot loader )setp4:生成bo...

2019-08-08 14:28:02 2598

原创 使用vivado工具添加debug信号

vavado工具编译时,会将我们代码中很多信号给综合或者优化掉;因此当我们想添加一下信号至ILA中进行上板debug时,最好是对想观测的信号进行一些处理,防止工具保留信号不被综合和优化掉。 目前我常用的方法有如下两种: 1:在代码中对需要观测的信号前面添加 (* mark_debug="true" *); (* mark_debug="true" *)input ...

2019-08-08 11:52:33 6813 2

原创 关于在vivado中调用modelsim仿真突然出错的解决方法之一

关于在vivado中调用modelsim仿真突然出错的解决方法之一 当在用vivado调用modelsim仿真时,偶尔会出现,之前仿真都很正常,但是突然替换了一个代码文件或者是改了一些什么无关紧要的代码后,仿真一直无法正确调用。 对此我解决此问题常用的方法有: 1,保留源代码以及仿真文件,重新创建工程然后仿真,一般都能恢复到正常仿真工作; 2,如下图所示:选择Reset s...

2019-08-08 11:11:22 3214

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