Makefile语法及基础知识
目标(target):依赖(prerequiries)
<tab>命令(command)
note: **<tab>表示按下一次tab键**
- 如果执行make命令时，如果make后面不接目标，Makefile总是会处理第一个目标，比如:
- all这个目标不是make的特殊命令，这只是约定俗成的。
- Makefile根据文件修改时间来判断目标是否需要被处理，比如：
Makefile实例以及解释实例中运用到的函数/知识点
- Makefile例子使用
//main.c
#include <stdio.h>
#include <clog.h>
int main(int argc, char **argv)
{
char TAG[] = "main";
cLog(&TAG, "Hello World!");
return 0;
}
---------------------------
//clog.c
#include <stdio.h>
#include <clog.h>
void cLog(char TAG[], char string[])
{
printf("%s , %s : %s \n",C_FILE,TAG,string);
}
//clog.h
#define C_FILE "clog.c"
void cLog(char TAG[], char string[]);
//Makefile
objs := main.o clog.o ## 将依赖文件作为即时变量传入
platform := gcc ## 编译器配置，若需要交叉编译则修改这里
files := $(patsubst %, .%.d, $(objs)) ## 将main.o clog.o的.%.d的文件名存放在files即时变量里
des_files := $(wildcard $(files)) ## 判断.%.d文件是否存在
CFLAGS = -Werror -Iinclude ## 编译参数，若需要添加gcc编译参数，在这里添加
all: $(objs)
gcc -o main $^ ## 最终链接
ifneq ($(des_files),) ##
判断.%.d文件是否存在，若存在则包括这些文件
include $(des_files)
endif
%.o: %.c
$(platform) $(CFLAGS) -c -o $@ $< -MD -MF .$@.d ## 编译出依赖文件
distclean:
rm $(des_files) ## 清理.%.d文件
clean:
rm -f *.o main ## 清理所有产物
.PHONY: clean ## 伪目标，如果当前目录存在一个与目标同名的文件，则make时不生效，引入这个变量解决这个问题
.PHONY: distclean ## 同上
------符号解释------
$^ ：表示所有依赖文件
$< ：表示第一个依赖文件
$@ ：表示目标文件
- wildcard
$(wildcard pattern)
#eg:
A := *.c *.o
B := $(wildcard $(A))
all:
@echo $(B)
-------输出---------
$ make
test.c test.o
#pattern通常译为"模式"，这里可以理解为文件格式
#参数格式是一个文件名格式，通常包含通配符字符（类似于 shell 文件名模式）。
#通配符的结果是与格式匹配的现有文件名称的以空格分隔的列表。
- 即时变量、延时变量
#即时变量、延时变量
A := testA
B = $(C)
all :
@echo "A = "$(A)
@echo "B = "$(B)
C = testB
-------输出--------
$ make
A = testA
B = testB
-------------------
A := $(C)
B = $(C)
all :
@echo "A = "$(A)
@echo "B = "$(B)
C = testB
-------输出--------
$ make
A =
B = testB
#即时变量：A := xxx ,A的值定义时确定
#延迟变量：B = $(C) ,B的值使用时才确定
##其他符号##
# ?= ：延迟变量，首次定义生效
# += ：附加
- patsubst
$(patsubst pattern,replacement,text)
objs := main.o clog.o
des = $(patsubst %, .%.d, $(objs))
all:
@echo $(des)
------输出--------
$ make
.main.o.d .clog.o.d
# 将objs中所有的内容替换成.%.d格式，%通配符表示所有目标
- foreach
$(foreach var, list, text)
#eg:
A := a b c
B := $(foreach f, $(A), $(f).c)
all:
@echo $(B)
-------输出---------
$ make
a.o.d b.o.d
# 将list里面每个元素取出来赋值给var，然后把var的每一个元素修改为text的格式
以上只是将用到的函数分别解释以及简单用法，这些函数在我的理解里更多不是死记硬背，主要是编写的Makefile需要满足什么样的场景，然后查Makefile手册，再通过Makefile语法把一系列的目标串连起来。
Makefile手册可查：https://www.gnu.org/software/make/manual/make.html
解读韦东山模仿内核写出来的通用Makefile实例
引用他教程里面的用例结构：
.
├── a
│ ├── Makefile
│ ├── sub2.c
│ └── sub3.c
├── include
│ ├── sub2.h
│ ├── sub3.h
│ └── sub.h
├── main.c
├── Makefile
├── Makefile.build
└── sub.c
首先需要理解设计的思路:
从这个结构来看，Makefile分下面三种
- 顶层目录的Makefile
#执行make命令后，首先执行的就是顶层目录的Makefile
#顶层目录的Makefile被执行后，会直接调用
make -C ./ -f $(TOPDIR)/Makefile.build
# -C ./ 表示进入当前目录
# -f $(TOPDIR)/Makefile.build 表示指定编译规则文件
- 顶层目录的Makefile.build
#在Makefile.build中又有：
$(subdir-y):
make -C $@ -f $(TOPDIR)/Makefile.build
#根据上面的知识可以知道"$@"表示目标文件，即$(subdir-y)，而$(subdir-y)则是子目录的列表，可以理解为递归调用
- 各级子目录的Makefile
#主要用于定义子目录下的编译参数和需要编译的目标文件
接下来详细分析Makefile、Makefile.build的内容：
#Makefile
CROSS_COMPILE = #指定工具链的前缀
AS = $(CROSS_COMPILE)as #表示汇编器
LD = $(CROSS_COMPILE)ld #表示链接器
CC = $(CROSS_COMPILE)gcc #表示C编译器
CPP = $(CC) -E #表示C预处理器
AR = $(CROSS_COMPILE)ar #表示静态库打包工具
NM = $(CROSS_COMPILE)nm #表示查看目标文件符号表的工具
STRIP = $(CROSS_COMPILE)strip #表示用于剥离目标文件中的符号信息的工具
OBJCOPY = $(CROSS_COMPILE)objcopy #表示目标文件复制工具
OBJDUMP = $(CROSS_COMPILE)objdump #表示目标文件反汇编工具
export AS LD CC CPP AR NM #通过export把这些变量输出为环境变量
export STRIP OBJCOPY OBJDUMP
CFLAGS := -Wall -O2 -g #指定编译参数
CFLAGS += -I $(shell pwd)/include #指定头文件路径
LDFLAGS :=
export CFLAGS LDFLAGS
TOPDIR := $(shell pwd)
export TOPDIR
TARGET := test #指定编译的目标程序
obj-y += main.o #指定主目录下需要编译的文件和子目录
obj-y += sub.o
obj-y += a/
all : start_recursive_build $(TARGET) #all作为第一个目标，在make命令不指定参数时会去处理第一个目标
@echo $(TARGET) has been built!
start_recursive_build: #进入Makefile.build，根据Makefile.build的规则编译
make -C ./ -f $(TOPDIR)/Makefile.build
$(TARGET) : built-in.o #链接built-in.o
$(CC) -o $(TARGET) built-in.o $(LDFLAGS)
clean:
rm -f $(shell find -name "*.o")
rm -f $(TARGET)
distclean:
rm -f $(shell find -name "*.o")
rm -f $(shell find -name "*.d")
rm -f $(TARGET)
#Makefile.build
PHONY := __build
__build:
obj-y := #请空这些变量，因为这是一个通用的文件，在递归调用时确保
subdir-y := #这些变量是干净的
EXTRA_CFLAGS :=
include Makefile #包含当前目录下的Makefile
__subdir-y := $(patsubst %/,%,$(filter %/, $(obj-y))) #过滤出目录
subdir-y += $(__subdir-y)
subdir_objs := $(foreach f,$(subdir-y),$(f)/built-in.o) #过滤出需要编译的文件
cur_objs := $(filter-out %/, $(obj-y)) #这一段是用来包含依赖的头文件的，依赖的头文件有更新时，
dep_files := $(foreach f,$(cur_objs),.$(f).d) #就编译更新程序
dep_files := $(wildcard $(dep_files)) #
#
ifneq ($(dep_files),) #
include $(dep_files) #
endif #
PHONY += $(subdir-y)
__build : $(subdir-y) built-in.o
$(subdir-y):
make -C $@ -f $(TOPDIR)/Makefile.build #递归调用
built-in.o : $(cur_objs) $(subdir_objs) #链接built-in.o
$(LD) -r -o $@ $^
dep_file = .$@.d
%.o : %.c #编译
$(CC) $(CFLAGS) $(EXTRA_CFLAGS) $(CFLAGS_$@) -Wp,-MD,$(dep_file) -c -o $@ $<
.PHONY : $(PHONY)
顶层目录的Makefile、顶层目录的Makefile.build、子目录的Makefile三者的调用关系图如下：
从上图可以看到有5点的调用关系，下面来解释一下这5点的关系：
1、顶层目录下执行“make”命令后会进入“1”处理目标“all”（本博客中的顶层目录指的是上文提到的韦东山的例子）
2、目标“all”依赖“start_recursive_build”，则会去处理依赖文件“start_recursive_build”，而这里通过make -C ./ -f指定了递归调用的目录和编译规则文件（这里比较重要的知识点就-C和-f，-C表示指定递归调用的目录，-f表示指定编译规则文件）
3、进入“Makefile.build”文件后，本次编译的目录是当前目录，也就是例子中的main.c、sub.c，当然具体要编译哪些文件是通过“include Makefile”来获取的，而“include Makefile”指代的是把当前目录的Makefile文件包含进来，也就是当前目录下的Makefile定义的参数就被包含进来了。
4、继续往下执行，因为这时顶层目录下有“a”目录，所以“$@”表示的目标就是“a”，继而”make -C a“就进入到了子目录再通过-f指定编译规则文件，其实就是执行“Makefile.build”。
5、在子目录下执行Makefile.build又会通过“include Makefile”来包含子目录下所定义的Makefile（这时候当然是在子目录下了，因为make -C已经进入到子目录了）
验证：make一下他的例子就很好理解了：
520
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
