verilog中if-else和case()在静态时序中的差异。
对于if-else和case()的设计在静态时序中对设计最大时钟频率的影响。代码:if-else对时序的影响:当用Timequest做静态时序分析时,查看if-else对设计最大时钟的影响,发现最大时钟只能到97.54M。PLL输出是100M,显然没有超过100M。case()对时序的影响:当用Timequest做静态时序分析时,查看case()对设计最大时钟的影响,发现最大时钟可以达到100.16M,PLL输出是100M,电路能达到的最大时钟为100.1..
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2021-08-08 12:20:07 ·
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