makefile命令整理

+ INCDIR +目录+添加包括文件夹
-P  pli.tab定义PLI的列表（表）文件
+ V2K使用推荐的标准
-y定义的Verilog的库
-notice显示详尽的诊断信息
+ nospecify不对SPECIFY模块进行时序检查和路径延时计算
+ notimingcheck不进行时序检查，但是还是把路径延时加入仿真中
-location显示完整路径VCS安装这个平台。
-sverlog 允许使用systemverilog的代码
+V2K 允许在IEEE 1364-2001标准的语言功能
-lca 这是VCS的参数，表示使用VCS的用户权限使用功能，是没有经过测试的功能
$>VCS SOURCE_FILES 编译的Verilog文件成为一个可执行的二进制文件命令
$>./simv 运行该可执行文件

Compile
-debug_pp:在部分模块debug
-debug_all:在所有模块debug
-debug_pp：提高更佳的VCD/VPD文件
+vcs+initreg+random：初始化Verilog的寄存器和存储器的所有bit位
+vcs+initeg：
-xzcheck：检查X态和Z态
-incdir:指定特定的目录
+incdir:指定特定的VCS命令行
-top：指定顶层模块
+lint=CDUB：打印时间
-suppress：抑制所有的错误警告信息
-ntb_opts uvm-1.1:加载UVM库
vlogan：编译混合语法
uvm_dpi.cc：调用UVM的DPI文件
-parallel：调用并行编译
+sva：编译assertion

Simulation：
-gui:打开虚拟交互界面debug
-ucli:更灵活使用虚拟界面debug
+vpdfile+filename：产生vpd file
+vpdfileswitchsize+number_in_MB：产生的VPD文件限制多少MB
+prof：分析仿真（生成的vcs.prof包含CPU仿真时间和仿真记录）
+vcs+stop+time：定义仿真结束时间
+vcs+finish+time：定义仿真完成时间（2^23等）
+UVM_TESTNAME=<your_uvm_test>：需要运行的case
+UVM_TR_RECORD：打开事务记录（simv）
+UVM_LOG_RECORD：记录UVM报告记录(simv)

Coverage：
+line：行和声明覆盖率
+cond：状态覆盖率
+fsm：FSM覆盖率
+tgl:切换覆盖率（0到1,1到0 的情况）
+branch:分支覆盖率
+assert：sv的assertion覆盖率

-ntb_opts uvm[-1.0/1.1]+rvm  和 -ntb_opts rvm+uvm[-1.0/1.1]：UVM和VMM混合编译
+define+NO_VMM_UVM_INTEROP：关闭自动包含的uvm_vmm_pkg.sv
+define+UVM_ON_TOP：定义UVM为TOP
-ntb_opts rvm ：使用VMM库
-ntb_opts ovm：使用OVM库