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RSS订阅转载 vivado下固化QSPI FLASH pcie知识
Vivado下固化 FLASH的技巧judy在 周四, 04/11/2019 - 09:57 提交今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。对于XILINX FPGA 如何缩小 bit文件或者MCS或者bin文件大大小，以及如何配置QSPI FLASH的加载速度,对于很多初学者来说还不知道，有必要推广下。1、纯FPGA#bit co.
2022-03-21 14:59:41
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原创 ZU9 AXI DMA使用问题-收发数据过程和时序关系AXISTREAM FIFO - GTH结合问题
首先参考如下文章，给了我很大启发，我这部分复位确实是按照环路做的，避开了坑。而我的设计中PL端时钟和PS端不是一个时钟，就出现了各种问题ZYNQ AXI DMA使用问题_AE_小良的博客-CSDN博客最近被AXI DMA给坑了一下 烦躁了几天 今天终于找到了原因。之前一直以为是AXI FIFO有BUG 而且是XILINX的BUG 老是出现DMA读完FIFO中数据之后程序卡死的情况，而且还会丢失FIFO中的数据现象。网上的大部分例程都是回环测试 基本避过了这个坑 但是项目需要往FIFO中写入PL端获取
2022-03-15 16:31:12
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原创 vivado 仿真behavior simulation 报错[VRFC 10-3180]cannot find port ‘reset_on’ on this module
我出现这个错误的原因是block design 加了pin脚后没有选择右键generate output products 导致的，重新点击这个，再create HDL wrapper 就好了下面的是其他原因导致的，大家根据自己情况参考下vivado关于添加IP后错误提示[VRFC 10-3180]_BOZI_didiao的博客-CSDN博客...
2022-03-14 15:34:49
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原创 FPGA mpsoc vitis SDK PMU-FW is not running, certain application may not be supported
FPGA mpsoc vitis SDK PMU-FW is not running, certain application may not be supported
2022-03-09 13:57:49
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原创 WARNING: [Labtools 27-3413] vivado报错调试界面无信号无波形解决方法
vivado----fpga硬件调试 (五) ----找不到ila核问题及解决，WARNING: [Labtools 27-3413]
2022-03-02 10:11:54
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原创 Vivado报错：[Runs 36-527] DCP does not exist，generate Output Products MIG ddr3 IP核后报错DCP问题解决
Vivado报错：[Runs 36-527] DCP does not exist_烦恼诗集#的博客-CSDN博客先参考这个文档解决，问题描述：综合工程时，某个IP文件被标红，出现[Runs 36-527] DCP does not exist...... 的报错解决办法：如果是在windows系统上用Vivado打开工程，当工程路径过长时，可能会出现这样的问题。比如：D:\BaiduNetdiskDownload\FPGA\DBF\fpga-filter-implementation-ma
2022-02-17 17:02:58
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原创 implement通过但下载bit文件报错-vivado bit生成报 DRC AVAL-244
参考了这篇文档给我的提示。vivado bit生成报 DRC AVAL-244_timewh的专栏 -CSDN博客经常在添加Debug Core ILA 后会遇到这个问题，字面意思就是说“这个调试ram需要独立的时钟CLKARDCLK和CLKBRWCLK，但实际DRC时发现这两个时钟是一样的。”虽然不太明白，但可以看到问题定位在u_ila_4模块，打开debug页面，确认下u_ila_4模块所用的采样时钟。第一步：先把Messages的Critial waring/Warning过一遍，把代
2021-12-29 11:08:10
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原创 [Labtools 27-3421] xczu9_0 PL Power Status OFF, cannot connect PL TAP. Check POR_B signal.
下载程序时报这个错误，jtag连接好了，jtag模式也选择好了。解决的方法是，有一个6拨码开关的地方需要看原理图确认需要的时钟频率，然后根据原理图对应的模式选择，将拨码开关移到对应的位置。我这个是米联客zu9开发板，需要100Mhz时钟。改到相应100Mhz时钟后，这个报错就消失了...
2021-12-27 16:05:54
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原创 xilinx官网下载vivado等软件工具无法下载原因，报错：xilinx官网 由于您的帐号输出合规验证失败,我们无法满足您的请求。
突然想总结下我到目前为止的感受以及一些变化。总的来说很多事情我都渐渐明白了，以后也会明白很多现在还不懂的事情。0到5岁，是我失忆的部分，可能会在某种场合下想起一些事情，一些刺激较大的，比如被打，比如被欺负而哭泣...
2021-11-12 16:15:19
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原创 xilinx各芯片产品选型引导手册product selection guide（ FPGA中zynq UltraScale+ MPSOC的概念理解）
一些记不住的基本概念UltraScale：超大规模TRM:TechnicalReferenceManual技术参考手册因为要做这系列芯片的相关项目，但给了芯片型号后需要找到对应的技术手册数据手册来看。然后才发现自己搞不懂xilinx里的各种系列芯片的关系。还好关于这方面的手册一般十多页一个。所以我就都下载下来对比研究了一番。终于搞懂了，之前一直分不清，以为zynq是PS+PL端的SOC总称，所以什么K7，V7都属于ZYNQ呢。原来是并列关系。这里我把他们缕清思路一下。我是通过查各种的手册，...
2021-09-10 16:44:16
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原创 年后冒泡
年后冒泡看了下自己最后一个更新的时间是2020年7月23日。这就对上了。因为那之后我就发现自己pregnant了。接下来的日子里，就做了些管理采购与人事财务等打交道的工作，俗称杂货吧。算是幸运，领导看在这个状况下没有给安排技术活，确实觉得轻松舒适了不少，毕竟不喜欢做技术。出差的工作也停止了。所以没再更新技术问题，因为没做，所以遇不到那些头疼的技术问题啦！还有一个多月就卸货了。后面什么样也不知道呢，不知道啥时候会再来冒个泡或者继续更新了。...
2021-02-19 16:08:26
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原创 [DRC UCIO-1] Unconstrained Logical Port: 6 out of 12 logical ports have no user assigned specific
vivado2018.3在调试cameralink接口时，synthesis和implement都过了，但生成bit文件时报如下错误[DRC UCIO-1] Unconstrained Logical Port: 6 out of 12 logical ports have no user assigned specificlocation constraint (LOC). This may cause I/O contention or incompatibility with the bo...
2020-07-23 10:31:15
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转载 回复： vivado2016 调用MIG ip核严重警告[Project 1-19]
参考了xilinx官方解决问题的链接https://forums.xilinx.com/t5/%E5%AD%98%E5%82%A8%E6%8E%A5%E5%8F%A3-%E8%A7%86%E9%A2%91/vivado2016-%E8%B0%83%E7%94%A8MIG-ip%E6%A0%B8%E4%B8%A5%E9%87%8D%E8%AD%A6%E5%91%8A-Project-1-19/m-p/884989链接不管用的话就按照下图自己找吧。回复： vivado2016 调用MIG ip核
2020-07-17 10:21:20
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转载 对编译特性(* ASYNC_REG = “TRUE” *)的理解
https://blog.csdn.net/weixin_30646505/article/details/97432136https://www.cnblogs.com/limanjihe/p/9781319.html（*ASYNC_REG = "TRUE"*）命令用于声明寄存器能够接收相对于时钟源的异步数据，或者说寄存器是一个同步链路上正在同步的寄存器。这条命令可以放在任何寄存器上，除了设置它的值为TRUE外还可以设置为FALSE.例子：（*ASYNC_REG = "TRUE"*） reg
2020-07-07 09:37:32
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原创 [DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 1400.000 MHz (CLKIN1_PERIOD, net
综合过了，implement时报这个错，找了半天原因，最后理解了下，大概意思是我给的时钟太快了，超过了最大值，将100M的时钟改成了50M，错误就消失了。但有一个疑问就是cameralink发送图像的输入时钟连100M都不可以吗？估计有些限制或者参数我没设置对吧。...
2020-07-06 14:58:55
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转载 在sdram中运行的linux内核和文件系统烧写到flash中的方法
转载自：https://blog.csdn.net/charistain_huang/article/details/5791739该文章因为实在没法看，也没个分行。所以为了便于学习理解，将该文章通过自己的理解重新翻译下。红色部分为了强调突出便于观看。是搞Linux系统需要记得一些命令和理解。以下是将能在sdram中运行的linux内核和文件系统烧写到flash中的方法！从内部rom启动后，加载loader.bin和uboot.bin（重新编译的）发送boot.bin ：在提示符下我们输入如
2020-05-18 09:45:30
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原创 .mcs与.bin文件格式有什么区别？
mcs文件是其中两个ASCII字符用于表示数据的每个字节HEX文件。我理解的就是在每一行都加了些东西。.bin文件即二进制文件仅按顺序只包含原始字节流。因此，MCS文件的效率似乎较低，因为它需要2个字节来表示1个字节。但是它有两个优点：（1）在每行的末尾都有一个校验和以确保完整性。（2）每行包括该行应位于内存中的地址。因此，例如，如果一个MCS文件包含几个在地址空间中相距很远的段，则它可能很小，而等效的二进制文件可能很大，因为它将有很多0x00或0xFF来填充段之间的空间。所以对于这..
2020-05-15 10:45:59
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原创 vivado时序约束问题中的一些概念和总结方法（不断更新和补充）
参考链接1：https://forums.xilinx.com/t5/Vivado/vivado-%E4%B8%AD%E6%97%B6%E5%BA%8F%E9%97%AE%E9%A2%98/m-p/977551请问intra-clock path 和inter-clock paths两个的区别是什么？分别针对的是什么类型的时序不满足？下图是其中一条不满足的时序，请问如何定位解决？步骤是怎样...
2019-10-21 14:09:57
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原创 vdma配置后可以正常传输数据但读0x0034 S2MM_VDMASR Register寄存器为0x15810
参考链接：https://forums.xilinx.com/t5/Video/how-to-fix-VDMA-S2MM-errors/td-p/845420配置vdma的过程是痛苦而曲折的。话不多说，这里就说经过一系列更改配置后，读取这个寄存器为S2MM_VDMASR Register寄存器 0x0034的值为0x15810通过PG20手册可以看到这里的错误的意思是S2MM_VD...
2019-10-12 14:44:44
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原创 [Place 30-51] IDELAYCTRL elements have been found to be associated with IODELAY_GROUP ‘CAMERALINK‘,
vivado工程一段时间都可以正常运行，突然有一天，报了如下错误[DRC PLIDC-2] IDELAYCTRLs assigned to group with no IODELAYs: IDELAYCTRL cells have been found to be associated with IODELAY_GROUP 'CAMERALINK', but the design does n...
2019-09-28 17:40:57
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转载 Linux如何查看显存
（以下内容由参看资料总结而来，若有不对，望指出）用ctrl+alt+t打开终端，输入命令：lspci,得到如下（部分）：00:1f.6 Signal processing controller: Intel Corporation 5 Series/3400 Series Chipset Thermal Subsystem (rev 06)01:00.0 VGA compatible co...
2019-09-25 09:36:58
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原创 Graphical installers are not supported by the VM解决办法
vmware下Ubuntu下安装某.bin文件报错Graphical installers are not supported by the VM无法弹出图形界面解决方式：用户可输入下列三条命令安装这些依赖库（需要联网）：“sudo apt-get updatesudo apt-get install libgtk2.0-0:i386 libxtst6:i386 gtk2-engi...
2019-09-10 15:21:32
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原创 tftp上传文件错误tftp:read error
在Linux内核做的cpu中操作，上传文件到tftp服务器中，发现报错tftp：readerror一直不知道怎么回事。后来发现tftp服务端对应的文件夹里已经生成了那个文件。报这个错的原因是我生成了一个空文件。换了一个txt文件，里面写了一些内容后就不报错了。PS:补充知识点tftp分为客户端和服务端。客户端是接收的，服务端是用来发送的。Window系统中这个软件就包括了...
2019-08-29 16:41:29
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原创 Place 30-578 Found un-associated IO delay instances in the design. The list of IO delay instances
Place 30-578 Found un-associated IO delay instances in the design. The list of IO delay instanceswithoutanassociatedIdelayCtrlisasfollows：如上图所示，我一直报这个错。什么IdelayCtrl ，什么mig,分析了很久，大概是DDR控制器M...
2019-08-23 10:23:00
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原创 编译后清除操作，generate Output Products MIG ddr3 IP核后报错DCP问题解决，Vivado工具–综合流程中的基础知识
参考链接：http://www.360doc.com/content/16/0406/19/18252487_548393946.shtml当我们提到'Implementation'时，我们通常都知道它是由以下几个步骤组成的：-opt_design-place_design-route_design-(and a numb...
2019-08-21 14:08:31
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原创 vivado中工程调试出现的一些critical Messages解决方法
1. create_clock:No valid object(s) found for '-objects[get_ports{pcie_sys_clk_clk_p[0]}]'.这个错误的原因是我在源代码的基础上又包了一层，包了一个顶层，然后输入的信号input pcie_sys_clk_clk_p需要在后面加一句声明wirepcie_sys_clk_clk_p；加上后就...
2019-08-19 14:15:36
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转载 FPGA中bram和dram差别
选择distributed memory generator和block memorygenerator标准：Dram和bram差别：1、bram 的输出须要时钟，dram在给出地址后既可输出数据。2、bram有较大的存储空间。是fpga定制的ram资源；而dram是逻辑单元拼出来的。浪费LUT资源3、dram使用更灵活方便些补充：在Xilinx A...
2019-08-13 13:53:56
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转载 PCIE 设备与HOST之间的地址转换
转载出处：https://www.cnblogs.com/MemoryOfStars/p/9681895.html最近刚好用到了通过PCIE的与PC端相连的ARM板子，看了看代码，里面的地址转换确实把我也弄得有些晕，一边和组里的人讨论一边去问大神，终于算是把这块给弄的明白了，在博客里稍微记录一下，防止之后又忘记。PCIE是一种高速串行计算机扩展总线标准，旨在替代老版的PCI总线，现...
2019-08-13 10:29:22
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原创 已知.bit文件和.ltx文件用Vivado 的 ILA debug调试步骤
这个想要成功之前是需要搭建好硬件平台的，比如我自己的板子是自己开发的，就和官方的Xilinx的开发板等有所区别，jtag线要插好一一对应上。开始的时候我就是没有对应好管脚，只是电源vcc插对了，也看不出哪里错了。正常情况下，下载器插上USB口后会显示橙色灯亮，jtag端口中vcc电源管脚如果接对了，就会由橙色变成绿色灯。开始我就以为这样就证明jtag管脚线插对了呢，其实没有，以内只要一个vcc插对...
2019-07-18 17:31:57
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转载 DDR3中bank, 16bit和32bit等概念（很好的资料）
原文链接：https://blog.csdn.net/u014449366/article/details/65631431原文链接：http://blog.csdn.net/njuitjf/article/details/17096517非常好的资料关于两片DDR级联组成32bit系统，平时工作中也经常遇到，跟大家分享一下：DDR3中bank, 16bit和32bit等概念最近在...
2019-07-15 16:49:03
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原创 FPGA验证和FPGA测试的区别（ASIC IC FPGA的区别）
从认识FPGA到今天已经四年了。但有些概念我依然模糊。今天被领导问住了，决定好好补一补基础概念。http://xilinx.eetop.cn/viewthread-339516先看了遍这里说的。我就把自己理解的放在这里便于记忆，大家觉得说的不对的可以补充，我再改正。我现在理解的FPGA都是现成的芯片，比如altera和Xilinx出的一些芯片，我们拿过来用，加一些外设驱动功能代码什么的...
2019-07-01 14:15:08
19588
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原创 如何网上查询国管住房公积金
http://www.zzz.gov.cn/需要在上述指定官网查询第一步：注册 注册方法登录手机号时如果公司没有给办，那么就无法注册成功。需要去指定银行登记手机号码（开通住房公积金手机短信服务）才能注册成功再查询。三、开通方式手机号码是缴存职工身份认证的重要信息项，也是缴存职工便捷使用住房公积金网上业务的前置条件。缴存职工按照以下方式准确提交手机号码，...
2019-07-01 10:10:18
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原创 xshell下进行petalinux-config配置图像化界面时找不到删除键
https://blog.csdn.net/weixin_40551559/article/details/80238458http://www.ithao123.cn/content-8199369.html先说解决方法：ctrl+backspace 就可以了。上面只是说tab键可以左右改变鼠标位置，但却无法删除。试了backspace和delete都不行。由于我解决问题的思路...
2019-06-11 09:07:38
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原创 petalinux下NFS测试时报的错解决方法 sudo gedit /etc/exports
输入这个命令弹出如下界面后来发现是因为Xmanager没装好，卸载重新装了一个。装好后再输入这个命令，就可以打开对应文件，更改内容了。
2019-06-10 18:53:37
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原创 Problem in Initializing Hardware Flash programming initialization failed Flash Operation Failed
先说解决方法:开始报错Problem in Initializing Hardware Flash programming initialization failed. ERROR: Flash Operation Failed。是因为我在Program flash中选择的其他elf文件，应该选择FsBl对应的ZED_FSBL.elf文件。后来报这个错：Flash programming init...
2019-06-05 19:23:52
10339
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原创 Could not connect to '192.168.83.129' (port 22): Connection failed
https://www.cnblogs.com/zlslch/p/6746236.html照着这个链接还原默认设置后好了。之前SSHserver的方法统统试了都不行。原因是我在试这个IP我一直登不上去,然后百度有的人说是网络适配器的问题，让我把VMvare的删掉，然后我又查怎么删，最后真给删了。然后就这样了。冲动是魔鬼啊，要付出代价的...
2019-05-31 19:53:43
1835
转载 开发板通过以太网和电脑连接后，串口打印 ifconfig 后没有显示ipv4地址
https://blog.csdn.net/kbwzy/article/details/45650191https://blog.csdn.net/qq_33229669/article/details/79138556https://blog.csdn.net/u012995514/article/details/45718149这三个方法很全。记录一下问题描述：ifconfig...
2019-05-31 15:52:10
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原创 export_store: invalid GPIO 47
Microzed成功复制到SD卡后通过串口交互的过程中。命令与MicroZedGettingStartedGuide里面有所不同这是理论上的。我这里实际的是这样的理论上的是gpiochip0 所以通过看引脚是47直接写就好我的这里是gpiochip906所以需要加上906 906+47才行。。。参考链接：http://zgserver.com/sysfs...
2019-05-31 14:05:45
2410
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