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SystemVerilog Assertions 应用指南学习笔记（一）断言什么是断言？为什么使用SystemVerilog Assertion（SVA）？SVA术语SVA中定义了两种断言：即时断言和并发断言并发断言即时断言SVA块举个例子：如下所示，就是一个property里如何嵌套sequence边沿定义的序列举例：逻辑关系的序列序列复用时...
2020-05-04 11:15:44
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原创 System Verilog与UVM学习笔记--连载（2）
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2020-02-13 15:21:40
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原创 System Verilog与UVM学习笔记--连载（1）
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2020-01-31 21:02:05
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空空如也
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