SystemVerilog Assertion应用指南学习笔记

最新推荐文章于 2024-04-27 09:22:10 发布
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分类专栏： ic设计 fpga
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SystemVerilog Assertions 应用指南学习笔记（一）

断言

什么是断言？
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为什么使用SystemVerilog Assertion（SVA）？
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SVA术语

SVA中定义了两种断言：即时断言和并发断言

并发断言

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即时断言

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SVA块

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举个例子：如下所示，就是一个property里如何嵌套sequence
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边沿定义的序列

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举例：
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逻辑关系的序列

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序列复用

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时序关系的序列

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需要注意：序列s4的开始时间和结束时间不同。
如果信号“a”在任何时钟周期不为高电平,序列在同个时钟周期开始并失败。
如果信号“a”是高电平,序列开始。在两个时钟周期后,如果信号“b”是高电平,序列成功(第5和第14时钟周期)。另一方面,如果在两个时钟周期后,信号“b”不是高电平,序列失败。
应注意的是,在图中,成功的序列总是标注在序列开始的位置。

SVA中的时钟定义

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通常情况下，在property中定义时钟，使sequence独立于时钟是一种好的编码风格

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禁止属性

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彼岸不见灯塔
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即使断言与时序无关，在信号变化的时候进入判断、求值。 ※使用场合比较少，因为一般来说SVA就是用来检查时序关系。即使断言例： 即使断言被命名为test，在A或B发生变化时，进入always块，判断A，B是否同时为1，如果不为1，断言报错。->基于时钟周期->在时钟边缘按照信号的采样值计算测试表达式。Comment：在时钟边缘采样的是上一个时钟周期的稳定值。信号A在时钟周期1,从0->1，也就是一个上升沿。在时钟周期1采样的值是0，时钟周期2采样的值才是1。当前时钟边沿的变化在下一个时钟边沿
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systemverilog assertion应用指南 代码
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SystemVerilog assertion 是一种用于验证设计的属性的语言和方法。它在设计的不同阶段都有广泛的应用，从功能验证到形式验证。下面是一些关于 SystemVerilog assertion 应用的指南： 1. 语法和语义：了解 SystemVerilog assertion 的基本语法和语义是必要的。它的语法类似于其他硬件描述语言，但有一些独特的特性和用法。熟悉这些特性并理解其语义是使用 SystemVerilog assertion 的基础。 2. 功能验证：SystemVerilog assertion 可以用于功能验证，通过检查设计是否满足特定的属性来验证其行为。在功能验证中，可以使用属性描述设计的预期行为，并编写验证代码来检查这些属性是否得到满足。这有助于发现设计中的问题并提前修复它们。 3. 形式验证：SystemVerilog assertion 还可以用于形式验证，用于证明设计在给定约束下是否满足某些属性。形式验证通常使用形式化验证工具，它可以自动地分析设计，并生成验证结果。使用形式验证可以提供更高的覆盖率和更全面的验证结果。 4. 属性编写：编写良好的属性是成功使用 SystemVerilog assertion 的关键。属性应该具备明确的描述设计行为和目标的特点。良好的属性应该容易验证，避免模糊和歧义的描述，并覆盖设计中的所有关键方面。 5. 覆盖率评估：评估 SystemVerilog assertion 的覆盖率是非常重要的。覆盖率评估可以确定设计中是否存在未覆盖的行为或属性。如果存在未覆盖的属性，可能需要进一步修改验证代码来增加覆盖率。 总之，了解 SystemVerilog assertion 的语法和语义，熟悉属性编写的技巧，以及进行有效的功能验证和形式验证是使用它的关键。通过正确地应用 SystemVerilog assertion，可以提高设计的可靠性和验证的效率。

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