Verilog
chenwand
这个作者很懒,什么都没留下…
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FPGA学习笔记(持续更新)
有什么见解或者不对的地方,欢迎大家帮我指正出来 2020年7月16日09:15:12 组合逻辑和时序逻辑的区分: 组合逻辑:运行该命令的时候,不是通过时钟的上升沿或者下降沿来触发运行的,是通过命令中的条件的变换就触发运行该命令 时序逻辑:指的是由时钟触发 例子: 组合逻辑: 1: assign d =a & b; 2: always@(*)//*号也可以换成b or c or d d =a & b; 对于上述命令,每次执行这段命令,只有当b,c,d中的其中一个变换状态的时候,才会执行原创 2020-07-16 10:18:07 · 390 阅读 · 0 评论 -
基于FPGA快速除法器的设计
除法器的简单介绍 本除法器是基于除数100,200,1000,10000这四种情况,被除数是32bit的数据 模块结构 算法流程 算法的公式如下图所示: B(商),A(被除数),C(余数),G(除数) 其中n取值由除数决定 基本原理 当除数输入进该模块后,需要判断数据的除数是上述四种情况中的哪一种,然后转换成对于的使能信号 dividor 对应的2进制的数 100 14‘b0000_0000_0110_0100 200 14‘b0000_0000_110_1000 1000 1原创 2020-06-22 16:00:56 · 1570 阅读 · 1 评论