基于FPGA快速除法器的设计

最新推荐文章于 2024-01-25 10:10:44 发布
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分类专栏： Verilog 除法器 文章标签： fpga verilog
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除法器的简单介绍

本除法器是基于除数100，200，1000，10000这四种情况，被除数是32bit的数据

模块结构

在这里插入图片描述

算法流程

算法的公式如下图所示：
在这里插入图片描述
B（商），A（被除数），C（余数），G（除数）
其中n取值由除数决定
在这里插入图片描述

基本原理

当除数输入进该模块后，需要判断数据的除数是上述四种情况中的哪一种，然后转换成对于的使能信号

dividor 对应的2进制的数
100 14‘b0000_0000_0110_0100
200 14‘b0000_0000_110_1000
1000 14‘b0000_0011_1110_1000
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chenwand
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05-12 2680
function[15:0]DIV; input [15:0]A; input [15:0]B; reg [15:0]C; begin C=A; DIV[15]= (C[15:15]>=B); C=DIV[15]?(C-(B DIV[14]= (C[15:14]>=B); C=DIV[14]?(C-(B DIV[13]= (C[15:13]>=B); C=DIV[13]?(C
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