基于FPGA快速除法器的设计

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分类专栏： Verilog 除法器 文章标签： fpga verilog
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除法器的简单介绍

本除法器是基于除数100，200，1000，10000这四种情况，被除数是32bit的数据

模块结构

在这里插入图片描述

算法流程

算法的公式如下图所示：
在这里插入图片描述
B（商），A（被除数），C（余数），G（除数）
其中n取值由除数决定
在这里插入图片描述

基本原理

当除数输入进该模块后，需要判断数据的除数是上述四种情况中的哪一种，然后转换成对于的使能信号

</
dividor 对应的2进制的数
100 14‘b0000_0000_0110_0100
200 14‘b0000_0000_110_1000
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chenwand
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可以看到，因为除数和被除数的ready信号在使能无效时，一直为高，所以当除数被除数第一次被使能时，使能和ready信号是同时有效的，所以就直接在数据输入后的第三个时钟输出正确结果。综上，就是我们让使能信号两个时钟有效，就可以了，因为在这两个时钟里面，ready信号都只可能有效一次，然后数据两个时钟也是 一样的，就会在输出valid有效输出正确结果。valid是数据输入有效信号（in），ready是数据已经输入的标志信号（out），但是在该模式下对于除数和被除数是否有效的判定是一样的，只是两个过程是独立的，
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