FPGA学习笔记
我就是666呀
在一点点进步的懒人
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verilog读取bmp格式图片
代码如下:`timescale 1 ns/1 nsmodule test_t;integer fileId, cc,out_file,i;reg [7:0] bmp_data [0:2000000];reg clk;reg [7:0] data;integer bmp_width, bmp_hight, data_start_index, bmp_size;in...原创 2018-05-28 17:12:21 · 4626 阅读 · 2 评论 -
Verilog笔记之booth乘法器
以3*7为例,首先写出乘数和被乘数的二进制表达式,分别为0011,0111;其中,3是被乘数,7是乘数,将乘数的补码形式表示出来,为:1001booth乘法器步骤:1、初始化p空间,其位数为2*n+1,n为乘数及被乘数的位数,本例中n为4,所以有p=0000 0000 02、将被乘数写入p[4:1],即 p=0000 0011 03、判断p[1:0],如下...原创 2018-04-25 10:12:32 · 9184 阅读 · 6 评论 -
用vhdl写testbench文件的简单方法
Vhdl -- 写Testbench1 六进制计数器的代码Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt6isport(clr,en,clk ...原创 2018-03-30 10:12:05 · 22138 阅读 · 5 评论 -
quartus错误解决
1、在用quartus编译bdf文件时,出现了上述错误:Error: Can't compile duplicate declarations of entity "**" into library "work"原因是.v文件和.bdf文件名重复。解决方法:将bdf文件名改掉2、编译错误:near "wire": syntax error, unexpected wir...原创 2018-04-08 15:56:04 · 13504 阅读 · 1 评论