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RSS订阅原创 FPGA时序约束
小于这个时间，则触发器的输出端的值将是不确定的，可能是高电平，可能是低电平，可能处于高低电平之间，也可能处于震荡状态，并且在未知的时刻会固定到高电平或低电平。举例：如果异步复位释放后马上来了一个时钟有效边沿，触发器输出端的值将是不确定的，可能是高电平也可能是低电平，可能处于高低电平之间，也可能处于震荡状态，这就是亚稳态。大多数的约束都是周期约束，因为时序约束约的最多是时钟。典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。
2023-03-31 09:50:13
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原创 单比特信号跨时钟域处理
但是需要考虑的是，src_dtate信号在慢速时钟域clkb的采样下得到的state_dly1信号可能是不稳定的，而state_dly2信号是稳定的，不能直接用state_dly1和state_dly2来产生沿标志信号，因为state_dly1的不稳定性可能会导致产生的下降沿标志信号也不稳定，所以需要将state_dly2信号再打一拍，产生dst_state信号，用state_dly2信号和dst_state信号产生上升沿和下降沿标志信号还原脉冲，这就是为什么看到。首先需要将快时钟域内的。
2023-03-28 20:18:53
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原创 异步FIFO设计
格雷码如果每2^n个数一循环，首尾两个格雷码仍然是只有一位变化，如果不是2^n个数，那么首尾数据就不是仅有一位变化，那就不是真正的格雷码，所以这也是异步FIFO的存储深度只能是2^n的原因。自然二进制码转换成二进制格雷码，其法则是保留自然二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。当读地址和写地址在不同圈时，格雷码的最高位也会不同。当写指针比读指针多循环RAM一周时，此时读写指针的最高位和次高位都相反，其余位相同，FIFO为满。
2023-03-28 16:32:59
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空空如也
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