chourao7549-CSDN博客

1.学习内置函数编写方法。 verisys.cc文件内如下内容 s_tfcell verisystfs[] = { /*** Template for an entry: { usertask|userfunction, data, checktf(), sizetf(), ...

2018-07-20 16:38:00 473

1.接上回，编译完veriwell，提取出静态库和头文件 2.在这个基础上进行HelloWorld编写，测试 hello_vpi.c #include <stdio.h>#include <stdlib.h>#include <veriuser....

2018-07-19 14:44:00 244

1.为了方便修改verilog仿真，发现veriwell开源软件在linux 32位下编译 ./configure make make install DESTDIR=... 2.便于二次开发，只抽取安装文件中，中 acc_user.h libveriwell.a veriu...

2018-07-11 10:23:00 296

1.fpga异步复位 fpga源码： module st(sys_clk, sys_rst, a);input sys_clk,sys_rst;output [7:0]a;reg [7:0]d;assign a = d;always @(posedg...

2018-07-09 10:28:00 206

1.我的操作系统平台是类似ubuntu,直接 sudo apt-get install qemu-system-arm 2.主机的ssh工具要安装 3.参照网上的里程编译内核，制作文件系统基本和这篇文章类似 https://blog.csdn.net/linyt/article/de...

2018-04-26 08:35:00 1022

在使用linux mint 18 启用ibus但是 wps无法输入中文。解决办法：安装一个qt-config，运行Qt 4 Settings，切换到Interface选项卡，在"XIM Input Style:"下拉菜单中选择"Over The Spot"。确保ibus以“ibu...

2017-07-19 10:55:00 487

打算使用 FPGA+UTMI PHY实现一个数据传输。开贴记录基础知识。使用USB2.0，只考虑全速和高速两种状态。 USB识别：全速和高速设备在D+线上接1.5K上拉电阻。全速和高速线状态： DM/D- DP/D+ 状态 ...

2017-07-04 16:33:00 317

TXVALID：输出到PHY，表示IP端有数据要发送。 TXREADY：PHY输出，发送数据准备好，当要发送数据时候，IP端拉高TXVALID，PHY收到后准备SYNC等，当准备工作做完后，输出TXREADY表示可以持续接收数据。 RXVALID：表示PHY传输的数据有效 R...

2017-07-01 16:23:00 164

UTMI 接口笔记 TERMSELECT 输出到PHY，控制DP/DM的上拉电阻。为0 表示高速，为1：表示全速 XCVSELECT：输出到PHY，为0：表示选择高速收发器，为1：表示选择全速收发器 SUSPENDN:输出到PHY,为0：表示挂起，低功耗，为1：正常模式。当处于挂起时候 ...

2017-07-01 15:33:00 1103

1.在linux mnit上安装quartus 16.1,在运行nios sdk时有如下问题被选中的选项变成无，只能猜测上图help选项又看不见。开发起来很痛苦。偶然之间我单独启动eclipse-nios开发环境发现 jjinl@jjinl-pc ~/intelFPGA...

2017-06-05 15:10:00 199

为了学习雷思磊的，步步惊心软核处理器内部设计和分析，又不想在linux下使用庞大的modelsim，只能摸索开源verilog仿真软件。 1.首先准备or1200源码，在opencores.org上下载吧。 2.在你的linux系统上安装iverilog和gtkwave，安装方...

2014-06-20 16:12:00 716