FPGA复位学习笔记

1.fpga异步复位

fpga源码：

module st(sys_clk, sys_rst, a);

input sys_clk,sys_rst;
output [7:0]a;


reg [7:0]d;

assign a = d;

always @(posedge sys_clk, negedge sys_rst)
	if(~sys_rst)
		d <= 0;
	else
		d <= d + 1;

endmodule

生成的RTL视图

sys_rst,作为复位脚直接连接到寄存器的CLRN。

2. FPGA同步复位

在上述源码稍微改动一下

module st(sys_clk, sys_rst, a);

input sys_clk,sys_rst;
output [7:0]a;

reg [7:0]d;

assign a = d;

always @(posedge sys_clk)
	if(~sys_rst)
		d <= 0;
	else
		d <= d + 1;
endmodule

RTL视图：

综合出了选择器。

 

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