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FPGA随笔
西窗共剪烛
这个作者很懒,什么都没留下…
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verilog脉冲产生高电平
本模块输入一个脉冲,产生一个持续一段时间的高电平,系统时钟为10M,高电平持续时间为100usmodule pulse_test( input wire sclk, input wire rst_n, input wire pulse, output wire highleavel);reg pulse_dly;reg原创 2017-07-20 15:16:26 · 11675 阅读 · 2 评论 -
verilog时钟频率对应关系
写verilog时经常要根据频率设计计数器,频率和周期对应关系如下: f = 1Mhz T = 1us f = 10Mhz T = 100ns f = 50Mhz T = 20ns原创 2017-07-09 10:04:55 · 7109 阅读 · 0 评论 -
verilog系统复位后拉高某个信号
在这个模块中,系统复位后需要拉高data_start信号,我们可以通过构造一个2位计数器pull_cnt,第三个时钟周期后pull_cnt高位为1,通过判断pull_cnt的高位拉高data_start. module pull_test( input sclk, input rst_n, input data_start );r原创 2017-07-18 21:14:11 · 1413 阅读 · 0 评论 -
FPGA基础结构
FPGA主要由以下六部分构成IOB(输入输出块):就是芯片与外界电路的接口,这些接口可以有不同的电气特性,可以改变驱动的电压,并确定是输入还是输出,上拉还是下拉电阻。 关于管脚: PIN指芯片封装好后的管脚,即用户看到的管脚;PAD是硅片的管脚,是封装在芯片内部的,用户看不到。PAD到PIN之间还有一段导线连接的。CLB(可配置逻辑单元):可配置逻辑块FPGA 的基本单元。CLB 包括函数原创 2017-07-27 12:09:50 · 1319 阅读 · 0 评论 -
校招季总结
忙碌的校招季告一段度,研究生阶段的两大任务,毕业和择业已经完成了一个,结果还算满意,面了9家公司,拿到3个offer,对忙碌的一个多月做一个总结,挑战,才刚刚开始。中兴提前批 七月十五号,中兴率先拉开了校招大幕,此次提前批主要针对参加过中兴大赛的优胜同学,我抱着打酱油的态度也去试了试,结果真的打了酱油,面试岗位基带算法工程师,穿着短袖牛仔裤就去和面试官过招,不到20分钟就败下阵来,面试官问了很多原创 2017-10-18 19:25:09 · 912 阅读 · 4 评论 -
Verilog中同步复位和异步复位比较
> 【Verilog】 同步复位和异步复位比较 同步复位 sync异步复位 async特点复位信号只有在时钟上升沿到来时才能有效。无论时钟沿是否到来,只要复位信号有效,就进行复位。Verilog描述always@(posedge CLK)always@(posedge CLK , negedge Rst_n)优点1) 利于仿真器仿真。2) 因为只有在时钟有效电平到来时转载 2017-08-11 14:51:41 · 29453 阅读 · 1 评论