这篇博客主要介绍了FPGA学习中的两个基本模块：计数器和38译码器。在计数器部分，博主遇到了多驱动问题，导致编译错误。通过修改代码，解决了这个问题，避免了同一信号在多个进程中被赋值。在38译码器部分，博主展示了如何根据输入实现不同的输出状态，并强调了在always块中对所有输入变量敏感的重要性。
1. 计数器学习
module my_counter(clk,rstn,led);
input clk;
input rstn;
output reg led;
reg[24:0] count;
always@(posedge clk,negedge rstn)
if(rstn == 1'b0)
count = 1'b0;
else if(count == 25'd5000)
count = 1'b0;
else count = count + 1'b1;
always@(posedge clk,negedge rstn)
if(rstn == 1'b0)
count = 1'b0;
else if(count == 25'd5000)
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