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RSS订阅原创 IO 约束
IO约束理论理解：https://blog.csdn.net/u012176730/article/details/54426491IO约束实际应用参考ug949set_input_delay 的定义：The input delay is defined relative to a clock at the interface of the device. 是反应FPGA接口上时钟和数据的关系源同步一：源同步系统是上图系统同步系统的变种,时钟由ASIC提供,相当于Dclock_.
2021-02-08 17:54:16
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原创 时序策略设置
在选择综合策略时主要考虑两种情况：面积和速度，下面是两种考虑情况的不同参数配置。如果timing是瓶颈（而不是area），可以选择perf_optimized high策略，对齐area optimized的选项，发现主要如下高亮的参数不同。（注： 一般 选择xilinx default 策略就行了，改变策略是最后的一招。）对高亮参数进行说明：fsm_extraction: 状态机， perf_optimized是转成独热码的模式resource sharing:no LC (LUT .
2020-05-29 15:46:15
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转载 FPGA上电后IO的默认状态
概述在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。从时间阶段可以分为两部分，第一阶段是从FPGA上电开始直到配置（Configuration）完成之前。第二个阶段是配置完成之后，FPGA开始正常工作开始。从引脚类型上分，可以分为三大类：第一类是
2020-05-22 14:45:16
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原创 Xilinx FPGA复位逻辑处理小结
Xilinx FPGA复位逻辑处理小结1. 为什么要复位呢？（1）FPGA上电的时候对设计进行初始化；（2）使用一个外部管脚来实现全局复位，复位作为一个同步信号将所有存储单元设置为一个已知的状态,这个全局复位管脚与任何其他的输入管脚没有什么差别，经常以异步的方式作用于FPGA。因此，设计人员可以在FPGA内部采用异步或者同步的方式来复位他们的设计。 (always@(posedge clk or posedge rst) )2. 复位是针对存储单元--触发器，首先有必要了解一下触发器（fli
2020-05-14 16:30:41
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转载 SystemVerilog——任务和函数(Tasks and Functions)
SystemVerilog从Verilog继承了任务和函数功能。任务和函数是两种用来定义子程序的方式。如果子程序需要消耗仿真时间，使用任务，否者子程序消耗仿真时间为0，则使用函数。另外，函数可以有返回值，而任务没有。SystemVerilog给任务和函数增加了新的语义特性. 这些新的特性对高级抽象建模非常重要：静态和自动作用域 参数传递 线程 参数化函数静态和自动作用域V...
2020-02-29 19:24:18
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转载 SPI flash远程加载FPGA 应用
有的项目需要远程更新固件，更新完成后断电、重启即可。那远程更新是如何实现的呢？用的最多的应该是以太网或者自定义的局域网为主，当然还可以使用pcie、串口之类的，像xilinx还有golden image，以防止远程更新失败启动不起来，它主要是flash存有两个启动文件，正常情况下启动默认的，当默认的被损坏，就从备用的启动。本文章主要讲解的是STARTUPE2原语，这和远程更新有什么关系呢？请接着向...
2019-01-22 15:00:02
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转载 FPGA 时钟资源
转载请注明出处：http://blog.csdn.net/lg2lh https://blog.csdn.net/lg2lh/article/details/45220283在Xilinx的FPGA中，时钟网络资源分为两大类：全局时钟资源和区域时钟资源。全局时钟资源是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使...
2018-03-24 10:34:09
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转载 allegro 问题汇总
1、 更新封装 封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。 注意勾选 update symbol padstacks Ignore FIXED property。 2、如何批量放
2018-02-06 09:30:20
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原创 allegro user perferences editor 中主要设置项
1、走线长度信息显示当在CM -->Electrical--> Relative propagation Delay 中，设置好MatchGroup 后，就能显示走线相对target的长度信息
2017-12-18 17:33:44
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原创 allegro 小技巧--给一组bus net 分配颜色
在走线之前，会对把不同bus（比如一组输入数据，一组输出数据）分配不同的颜色，以方便后面的走线。批量选择网络 ：
2017-12-18 15:15:52
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转载 BGA fanout 设计 --creat fanout
1. 选择菜单栏”Route”->”Create Fanout”2. 在右侧”options”栏选择合适的via，并设置”Via Direction”为”Via In Pad”3. 在”Find”栏设置合适对象，如“Symbols”或”Pins”4. 在目标对象上点击鼠标左键OK.
2017-12-12 19:48:56
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转载 Dynamic OCT 和 Dynamic ODT 详细说明
梳理一下Dynamic OCT 和 Dynamic ODT 的概念转自：http://blog.chinaaet.com/justlxy/p/5100051969 http://blog.chinaaet.com/justlxy/p/5100051983 OCT 和ODT 都是一个概念，xilinx 称为on-chip terminal 而 DD
2017-11-12 23:27:32
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C++ GUI Programming with Qt 4 中文版(第一章至第十章).doc
2011-05-29
空空如也
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