clasma的博客

原创 Verilog笔记

Verilog坑很多 今天看到一个以前一直没有想清楚的地方，所以在这里记录一下。 阻塞赋值： reg f, g; always @(posedge Clock) begin f = x1 & x2; g = f | x3; end 综合产生的是： 阻塞赋值产生的 D flip-flop是并列的。 而非阻塞赋值产生的反而是级联的： always @(posedge