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原创 【数字IC基础】一文搞懂AXI (Advanced eXtensible Interface) 协议
【数字IC基础】一文搞懂AXI (Advanced eXtensible Interface) 协议
2023-02-17 19:13:24
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原创 【从零开始学习 UVM】6.6、UVM 激励产生 —— UVM Virtual Sequence【重要】
【从零开始学习 UVM】6.6、UVM 激励产生 —— UVM Virtual Sequence【重要】
2023-03-31 03:56:31
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原创 【从零开始学习 UVM】6.5、UVM 激励产生 —— uvm_send 宏详解【了解即可】
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2023-03-31 03:46:26
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原创 【从零开始学习 UVM】6.4、UVM 激励产生 —— uvm_do 宏详解
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2023-03-31 03:36:34
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原创 【从零开始学习 UVM】6.3、UVM 激励产生 —— start() 方法执行sequence详解
【从零开始学习 UVM】6.3、UVM 激励产生 —— start() 方法执行sequence详解
2023-03-31 03:25:01
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原创 【从零开始学习 UVM】6.2、UVM 激励产生 —— `uvm_do 序列宏解析
【从零开始学习 UVM】6.2、UVM 激励产生 —— `uvm_do 序列宏解析
2023-03-31 03:04:53
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原创 【从零开始学习 UVM】6.1、UVM 激励产生 —— 创建和使用sequence
【从零开始学习 UVM】6.1、UVM 激励产生 —— 创建和使用sequence
2023-03-31 02:53:30
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原创 【从零开始学习 UVM】5.1、UVM Factory —— UVM Factory Override（工厂覆盖）
【从零开始学习 UVM】5.1、UVM Factory —— UVM Factory Override（工厂覆盖）
2023-03-31 02:27:52
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原创 【从零开始学习 UVM】4.2、UVM Phases —— User Defined Phases（用户自定义阶段）【选看】
【从零开始学习 UVM】4.2、UVM Phases —— User Defined Phases（用户自定义阶段）【选看】
2023-03-30 02:48:59
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原创 【从零开始学习 UVM】4.1、UVM Phases —— UVM Phases 介绍
【从零开始学习 UVM】4.1、UVM Phases —— UVM Phases 介绍
2023-03-30 02:39:54
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原创 【数字IC前端常见笔/面试问题】Verilog、SystemVerilog、UVM篇（附详细解答）
【数字IC前端常见笔/面试问题】Verilog、SystemVerilog、UVM篇
2023-03-30 01:14:37
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原创 【从零开始学习 SystemVerilog】12.3、SystemVerilog 实战项目3（Adder）
【从零开始学习 SystemVerilog】12.3、SystemVerilog 实战项目3（Adder）
2023-03-30 00:36:43
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原创 【从零开始学习 SystemVerilog】12.2、SystemVerilog 实战项目2
【从零开始学习 SystemVerilog】12.2、SystemVerilog 实战项目2
2023-03-30 00:18:59
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原创 【从零开始学习 SystemVerilog】12.1、SystemVerilog 实战项目1
【从零开始学习 SystemVerilog】12.1、SystemVerilog 实战项目1
2023-03-29 21:55:48
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原创 【从零开始学习 UVM】3.11、UVM TestBench架构 —— UVM Virtual Sequencer
【从零开始学习 UVM】3.11、UVM TestBench架构 —— UVM Virtual Sequencer
2023-03-29 18:37:54
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原创 【从零开始学习 UVM】3.10、UVM TestBench架构 —— UVM Subscriber [uvm_subscriber]
【从零开始学习 UVM】3.10、UVM TestBench架构 —— UVM Subscriber [uvm_subscriber]
2023-03-29 18:00:29
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原创 【从零开始学习 UVM】3.9、UVM TestBench架构 —— UVM Scoreboard [uvm_scoreboard]
【从零开始学习 UVM】3.9、UVM TestBench架构 —— UVM Scoreboard [uvm_scoreboard]
2023-03-29 17:46:03
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原创 【数字IC基础】降动态功耗（降时钟翻转频率）：门控时钟（clock gating）
而且也可以通过挑选锁存器和增加延时，总是能满足锁存器的建立时间，这样通过工艺厂预先把门控时钟做出标准单元，这些问题都解决了。EN为1时，CLK输出有效，EN为0，CLK为0。在实际的SOC芯片中，要使用大量的门控时钟单元。，因为是做成一个单元，
2023-03-29 17:35:52
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原创 【从零开始学习 UVM】3.8、UVM TestBench架构 —— UVM Agent [uvm_agent]
【从零开始学习 UVM】3.8、UVM TestBench架构 —— UVM Agent [uvm_agent]
2023-03-29 17:29:02
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原创 【从零开始学习 UVM】3.7、UVM TestBench架构 —— UVM Monitor [uvm_monitor]
【从零开始学习 UVM】3.7、UVM TestBench架构 —— UVM Monitor [uvm_monitor]
2023-03-29 17:05:24
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原创 【从零开始学习 UVM】3.6、UVM TestBench架构 —— UVM Sequence [uvm_sequence]
【从零开始学习 UVM】3.6、UVM TestBench架构 —— UVM Sequence [uvm_sequence]
2023-03-29 16:36:32
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原创 【从零开始学习 UVM】3.5、UVM TestBench架构 —— UVM Sequencer [uvm_sequencer]
【从零开始学习 UVM】3.5、UVM TestBench架构 —— UVM Sequencer [uvm_sequencer]
2023-03-29 16:04:27
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原创 【从零开始学习 UVM】3.4、UVM TestBench架构 —— UVM Driver [uvm_driver]
【从零开始学习 UVM】3.4、UVM TestBench架构 —— UVM Driver [uvm_driver]
2023-03-29 15:52:42
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原创 【从零开始学习 UVM】3.3、UVM TestBench架构 —— UVM Environment [uvm_env]
【从零开始学习 UVM】3.3、UVM TestBench架构 —— UVM Environment [uvm_env]
2023-03-29 15:29:29
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原创 【从零开始学习 UVM】3.2、UVM TestBench架构 —— UVM Test [uvm_test]
【从零开始学习 UVM】3.2、UVM TestBench架构 —— UVM Test [uvm_test]
2023-03-29 15:01:17
72
原创 【从零开始学习 UVM】3.1、UVM TestBench架构 —— UVM Testbench Top
【从零开始学习 UVM】3.1、UVM TestBench架构 —— UVM Testbench Top
2023-03-29 03:12:40
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原创 【从零开始学习 UVM】2.6、UVM 基础功能 —— UVM Object Pack/Unpack
【从零开始学习 UVM】2.6、UVM 基础功能 —— UVM Object Pack/Unpack
2023-03-29 02:48:42
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原创 【从零开始学习 UVM】2.5、UVM 基础功能 —— UVM Object Copy/Clone
uvm_object有许多常见的函数，如print、copy和compare，这些函数对所有子类都可用，并且如果在类定义中使用UVM自动化宏，则可以直接使用。在之前的文章中，我们讨论了copy、do_copy以及使用自动化宏进行打印的方法。本篇文章将继续讨论UVM Object函数的使用，本文将介绍的是其中的compare函数！
2023-03-29 02:20:39
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原创 【UVM实战练习项目】3、UVM验证环境基本框架搭建（实例二）（隐式启动sequence、加入新数据包、加入factory覆盖）
【UVM实战练习项目】3、UVM验证环境基本框架搭建（升级版）（隐式启动sequence、加入新数据包、加入factory覆盖）
2023-03-28 02:19:08
67
原创 【UVM实战练习项目】2、UVM验证环境基本框架搭建（实例一）（纯软件环境，方便日后测试使用）
本节基于DUT完成UVM验证环境的基本框架搭建，实现对UVM理论知识点进行巩固练习，具体内容包括：如何创建激励、如何建立sequencer、如何连接sequencer和driver，如何集成agent、如何构建env等。
2023-03-25 01:50:31
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原创 【UVM实战练习项目】1、DUT SPEC功能概述
熟悉DUT的功能（非常重要）验证的源头就是从功能来的，验证就是让电路行为和功能一致。只有先熟悉了DUT功能，才能去进行测试点分解和测试用例构造。任何一个验证，除了要知道验证环境怎么搭，还需要知道被测对象DUT的功能。不然根本无法得知需要产生什么样的激励数据，也无法得知验证环境的interface、数据模型Transaction等。所以DUT的功能熟悉这一环节也是非常重要的！熟悉DUT的控制信号和数据信号了解了数据之后，数据模型Transaction才可以设计出来！绘制DUT发送和接收数据包的。
2023-03-24 14:04:40
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原创 【SystemVerilog基础】随机化Randomization，受约束的随机测试法CRT（Constrained Random Test）
【SystemVerilog基础】随机化Randomization，受约束的随机测试法CRT（Constrained Random Test）
2023-03-19 15:38:26
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原创 【SystemVerilog基础】线程（fork...join、fork....join_any、fork....join_none）及线程间的通信（事件、信息量、邮箱）
【SystemVerilog基础】线程（fork...join、fork....join_any、fork....join_none）及线程间的通信（事件、信息量、邮箱）
2023-03-18 02:49:48
12
原创 【SystemVerilog基础】面向对象编程（OOP，Object Oriendted Programming）
【SystemVerilog基础】面向对象编程（OOP，Object Oriendted Programming）
2023-03-14 01:42:21
49
原创 【数字IC基础】半导体存储器(Semi-conductor Memory)：静态存储器SRAM、动态存储器DRAM、只读存储器ROM
【数字IC基础】半导体存储器(Semi-conductor Memory)：静态存储器SRAM、动态存储器DRAM、只读存储器ROM
2023-03-09 15:58:32
210
原创 【Verilog基础】if-elseif语句、多if语句和case语句优先级关系
【Verilog基础】if-elseif语句、多if语句和case语句优先级关系
2023-03-09 11:23:30
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原创 【System Verilog基础】automatic自动存储--用堆栈区存储局部变量
【System Verilog基础】automatic自动存储--用堆栈区存储局部变量
2023-03-07 14:23:46
366
原创 【SystemVerilog基础】Program（编写TB）和Interface（存放端口信号、例化用）、SV的scheduler（调度）
【SystemVerilog基础】Program（编写TB）和Interface（存放端口信号、例化用）、SV的scheduler（调度）
2023-03-03 17:32:12
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