clear_lqy的博客

原创 白皮书---uvm实战笔记（二）

第三步是调用lock_model函数，调用此函数后，reg_model中就不能在加入新的寄存器；第四个是调用reset函数，如果不调用此函数，那么reg_model中所有寄存器的值都是0，调用此函数后，所有寄存器额值都将变为设置的复位值；寄存器模型的前门访问操作最终都将有uvm_reg_map完成，因此在connect_phase中，需要将转换器和bus_sequencer通过set_sequencer函数告知reg_model的default_map,并将default_map设置为自动预测状态；

原创 白皮书---uvm实战笔记（一）

数字验证白皮书阅读笔记

原创 片上总线协议——wishbone协议

常用片上总线协议

原创 icer工作中常用的linux指令（二）

13.gvim/vim：都可以用来编辑file，打开之后是命令模式，输入i转变为插入模式，输入Esc即可切换为命令模式，q是退出命令，w是保存命令，q！(2) touch file1.txt file2.txt file3.txt//创建多个文件：file1.txt、file2.txt 和 file3.txt。(2) mv file.txt /path/to/directory/ //将文件 file.txt 从当前目录移动到 /path/to/directory。包括目录中的子文件夹中的文件。

原创 icer工作中常用的linux指令(一)

一些linux常用的基本指令，能帮助新手快速上手linux系统

原创 时序约束(二)input/output delay

原创 时序约束（一）建立时间保持时间裕量

setup slack 和 hold slack 是相对矛盾的量，关系是此消彼长的。

原创 静态时序分析(二)STA概念

左图：CMOS反相器：当输入A为低电平（Vss或逻辑0）时，NMOS晶体管截止，而PMOS晶体管导通，导致输出Z的电平被上拉至逻辑为1的Vdd。当输入A为高电平（Vdd或逻辑1）时，NMOS晶体管导通，而PMOS晶体管截止，导致输出Z的电平被下拉至逻辑为0的Vss。该工作条件有最大的漏电功耗（leakage power），对于大多数设计，也有着最大的有效功耗（active power）。=G2单元的输入电容+G3单元的输入电容+G4单元的输入电容+G1单元的输出电容+ Cs1+Cs2+Cs3+Cs4。

原创 静态时序分析(一)绪论

噪声会限制设计所能运行的最高频率，并且也可能导致功能错误，因此一个设计必须保证有足够的鲁棒性，即这个设计可以在原有额定性能的基础上抵御一定的噪声。STA并不依赖于施加在输入端口上的激励。例如，可以在假设互连为理想状态的情况下执行STA，或使用线负载模型，在时钟树为理想状态或真实状态的情况下执行 STA，或者对寄生参数情况采用全局布线或真实布线来执行STA。(10)伪路径（false path）：静态时序分析会验证通过逻辑路径的时序是否满足所有约束，如果通过逻辑路径的时序不符合要求的规范，则标记违例。

原创 以太网（一）：物理层和网口RJ45

4D/PAM-5编码：通过5电平调制4位数据，每个码元有五个电平-2,-1,0,1,2，但是每个码元只能表示4个符号，00，01，10，11，还有一个电平表示前向纠错码FEC；Master用自己的本地始终来发送数据，而Slave必须参考Master的时钟，这是通过从Master接受的数据流中恢复的时钟实现的，然后使用这个恢复的时钟发送数据，不得在于用共同的时钟来过滤和消除回声与串扰；只采用其中的16种对应16种不同的4位码，其他的16种作为控制码（帧的开始和结束、线路的状态信息等）或保留。

原创 2025届华为实习逻辑岗一面面经

自我介绍没有准备充分，具体可以将自己的教育经历讲述清楚，学过的相关课程，成绩排名，大致介绍自己的项目，将自己擅长的点侧重的说出来，引导面试官问；第二个就是封装的尺寸。在具有竞争现象的组合电路中，当某个变量发生变化的时候，比如说从 1 跳到 0，或者说从 0 跳到 1，如果真值表所描述的逻辑关系或者功能遭受到短暂的破坏，在输出端出现一个不应有的尖脉冲毛刺，这种现象就叫。“Hub”是“中心”的意思，集线器的主要功能是对接收到的信号进行再生整形放大，以扩大网络的传输距离，同时把所有节点集中在以它为中心的节点上。