![](https://img-blog.csdnimg.cn/20201014180756780.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
静态时序分析STA
文章平均质量分 90
*小小牛马*
记录FPGA数字ic设计验证学习以及暑期实习和秋招历程
展开
-
静态时序分析(二)STA概念
左图:CMOS反相器:当输入A为低电平(Vss或逻辑0)时,NMOS晶体管截止,而PMOS晶体管导通,导致输出Z的电平被上拉至逻辑为1的Vdd。当输入A为高电平(Vdd或逻辑1)时,NMOS晶体管导通,而PMOS晶体管截止,导致输出Z的电平被下拉至逻辑为0的Vss。该工作条件有最大的漏电功耗(leakage power),对于大多数设计,也有着最大的有效功耗(active power)。=G2单元的输入电容+G3单元的输入电容+G4单元的输入电容+G1单元的输出电容+ Cs1+Cs2+Cs3+Cs4。原创 2024-05-17 13:05:02 · 656 阅读 · 0 评论 -
静态时序分析(一)绪论
噪声会限制设计所能运行的最高频率,并且也可能导致功能错误,因此一个设计必须保证有足够的鲁棒性,即这个设计可以在原有额定性能的基础上抵御一定的噪声。STA并不依赖于施加在输入端口上的激励。例如,可以在假设互连为理想状态的情况下执行STA,或使用线负载模型,在时钟树为理想状态或真实状态的情况下执行 STA,或者对寄生参数情况采用全局布线或真实布线来执行STA。(10)伪路径(false path):静态时序分析会验证通过逻辑路径的时序是否满足所有约束,如果通过逻辑路径的时序不符合要求的规范,则标记违例。原创 2024-05-16 11:12:26 · 727 阅读 · 0 评论