cococener的博客

首先导入两个单口ram的IP核，我设置的是写优先模式，同时设置了一个写使能信号首先设置状态机，第一个状态为闲置状态，第二个状态为写ram1，只把数据写进ram，不输出。第三个状态，写ram2读ram1,第四个状态为结束状态。自定义了一个信号为读使能信号，其实也不是读使能，就是决定输出是哪个ram的一个使能信号。读写的时候地址都要加1，所以定义了一个cnt信号作为状态转移。接下来上代码：...

使用了最基础的读写使能信号，同时读写时钟是分开的，但是我给它们设置了一样的值，所以这里可以设置common CLK,要注意的是FIFO是高电平复位，这点要注意，不然可能会出现一开始full和empty都为1的情况。module fifo_module(wr_clk,rd_clk,rst,din,data_out    );    input wr_clk;    input rd_...

FIFO、RAM、ROM学习文档一、FIFOread latency问题FIFO有两种读模式，第一种是标准fifo，这种模式下读使能为1之后，要延迟一个时钟周期之后fifo输出的第一个数据才是第一个写入fifo的数据。如下图所示：蓝色信号为读使能，18为fifo第一个写入的数据。第二种是first-word fall through, 这种模式下读使能为1之后，不延迟时钟周期...