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WILLFr
这个作者很懒，什么都没留下…
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FIFO预读取模式实现
提前将下一数据输出到总线上（无需等待rd_en触发），使得读操作零延迟，下游模块可以立即获取数据。（2）简化控制逻辑：读数据总线始终有效，可直接连接组合逻辑。（1）减少流水线气泡：下游模块无需等待数据就绪。（3）提高吞吐量：每个时钟周期均可发起新读操作。：rd_en有效后，数据在下一周期输出。原创 2025-04-26 21:53:00 · 385 阅读 · 0 评论 -
ZYNQ-7000 平台LwIP RAW Socket 模式下 TCP速率测试（Jperf）
ZYNQ-7000 平台LwIP RAW Socket 模式下 TCP速率测试, TCP速率大于 900Mbps原创 2025-03-14 10:51:36 · 492 阅读 · 0 评论 -
Xilinx SDK 使用数学库函数编译出现未定义函数错误解决办法
在C/C++ Build 下的Setting->software Platfrom内添加-lm原创 2025-03-29 22:00:03 · 162 阅读 · 0 评论