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FPGA
文章平均质量分 87
Hwang_shuo
这个作者很懒,什么都没留下…
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FPGA开发基础之三段式状态机
状态机由状态寄存器和组合逻辑电路构成,能够根据控制信号按照预先设定的状态进行状态转移,程序的运行其本质也是状态机,根据输入完成输出,得到新的状态。在平时硬件电路的设计中经常需要用到状态机,例如CPU的取指、译码、执行,这个流程可以使用状态机来控制,相比于流水线能够有效的较少资源的消耗,再或者序列检测上,也可以使用状态机。状态机有一段、二段、和三段式,三段式的写法复杂些,但是相比于两段式可以使输出信号由寄存器来驱动,能够有效的消除组合逻辑的不稳定与毛刺等隐患。原创 2023-02-15 15:03:40 · 3422 阅读 · 0 评论 -
Verilator简介与使用
本文将对Verilator进行简单的介绍与使用演示,Verilator是一款开源的支持Verilog和System Verilog仿真工具,它支持代码质量检查等功能,能够将给定的电路设计(由Verilog或System Verilog编写)编译成(或者说翻译成)C++或者System C的库等中间文件,最后再编写testbench(在Verilator中叫做wrapper file),去调用前面生成的中间文件,然后统一由C编译器编译执行,来完成仿真。原创 2022-04-29 09:42:09 · 18605 阅读 · 10 评论 -
使用AXI4总线协议访问Block RAM
使用AXI4总线协议访问Block RAM关于AXI的协议介绍,下文已总结的十分详细。AXI总线 详细整理接下来我们会使用单端口SRAM (Block Memory Generator)来进仿真测试,对协议信号进行分析。1.读测试 我们首先对SRAM使用Load Init File,载入初始数据。其余未赋值的空间,载入数据0; 我们知道在读出数据时,需要读地址通道与读数据通道共同工作,由于存在Valid和Ready握手协议,那么在读数据时,我们首先让主机向从机发送读地址,在发送之前,我原创 2022-04-15 21:47:22 · 1871 阅读 · 0 评论