2021届秋招笔试题目记录

串并转换：valid有效输入数据，串并转换结束后，输出4位数据和valid信号；

1、串并转换主程序：

module serial2parrel (
    input clk,
    input rst_n,

    input data_in,
    input valid_in,

    output  reg[3:0] data_out,
    output  reg valid_out
);

always@(posedge clk or negedge rst_n )
begin
    if(!rst_n)
    begin
        data_out <= 4'd0;
    end
    else 
    begin
        if(valid_in==1'b1)
        begin
            data_out <= {data_out[2:0],data_in};
        end    
        else
        begin
            data_out <= data_out;
        end
    end
end

reg [2:0] cnt;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
    begin
        cnt <= 3'd0;
    end
    else
    begin
        if(v