基于FPGA的GV7600驱动控制器设计，按照BT1120协议传输YCbCr数据

目录

一、基于FPGA的GV7600驱动控制器设计，按照BT1120协议传输YCbCr数据

二、模块名称

三、模块输入输出端口定义(interface)

四、模块功能(functions)

五、模块行为描述(behavior descriptions)

六、时序说明图(diagrams)

七、注意事项

八、参考文献及代码

九、经验总结

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一、基于FPGA的GV7600驱动控制器设计，按照BT1120协议传输YCbCr数据

二、模块名称

SDI Data Interface

三、模块输入输出端口定义(interface)

PCB板号：176-A-1，根据10bit HD模式，在硬件pcb上配置如下4个引脚（红色字体）

信号名称	信号属性	信号说明
Sys_clk	input	系统时钟：30 MHz
Pclk	output	锁相环输出给GV7600时钟：148.5MHZ
Reset	output	GV7600低电平复位1.8ms
Sdi_data	output	输出数据给GV7600
DETECT_TRS	硬件拉高	将H:V:F timing信号嵌入到并行输入数据流
656_BYPASS	硬件拉高	选择video模式
20BIT/10BIT	硬件拉低	选择输入10bit数据位数
RATE_SEL0	硬件拉低	根据分辨率要求

 

四、模块功能(functions)

根据项目需求，通过FPGA驱动GV7600输出SDI信号

五、模块行为描述(behavior descriptions)

1. 顶层模块：端口定义

(输入：Sys_clk，

输出：Pclk&#