内容来自原子哥视频
在Verilog中 begin end 为模块对 if else 最好为一对出现 如果出现if语句而不出现else语句 则可能会产生锁存器功能。
case语言中 如果所有的状态没有罗列出来 即用不到 则最好用default语句来解决这些默认的情况。否则也会产生锁存器。
有四段论也有三段论
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在Verilog中 begin end 为模块对 if else 最好为一对出现 如果出现if语句而不出现else语句 则可能会产生锁存器功能。
case语言中 如果所有的状态没有罗列出来 即用不到 则最好用default语句来解决这些默认的情况。否则也会产生锁存器。
有四段论也有三段论