Verilog综合是wire和reg如何防止被优化（转载）-CSDN博客

[shared]Verilog综合时wire与reg如何防止被优化(1)

2009-11-29 14:14

Abstract
撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。

Introduction
使用環境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)

實際使用SignalTap II時，會發現有些reg與wire可以觀察，有些又無法觀察，在(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)中，我利用將reg接到top module的方式來觀察reg，雖然可行，但老實說並不是很好的方式。當初有網友發表評論，說這是因為reg被Quartus II優化掉不見了，導致無法使用SignalTap II觀察，本文整理出完整的reg與wire觀察方法。

觀察reg
如同(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)的範例，我再重複一次。

SSignalTapII_register_not_preserve.v / Verilog

1 /*
2 (C) OOMusou 2008 http://oomusou.cnblogs.com
3
4 Filename    : SignalTapII_register_not_preserve.v
5 Compiler    : Quartus II 8.0
6 Description : Demo how to preserve register with SingalTap II
7 Release     : 10/17/2008 1.0
8 */
9
10 module SignalTapII_register_not_preserve (
11 input iCLK,
12 input iRST_N
13 );
14
15 reg [ 3 : 0 ] cnt;
16
17 always @( posedge iCLK,