MPCS Module - Lattice Radiant Software FOR 8B/10B

8b/10b PCS

8b/10b PCS模块功能包括

· 8b/10b编解码

·Rx端10b code的字边界确定还有字对齐 （Word aligner）

.时钟频率差异补偿（Elastic buffer）

·Lane-to-Lane Deskew

TX FIFO模块提供两个功能 : (1)使用户逻辑成的数据和MPCS内部数据满足2：1的传动比传输；(2)时钟相位补偿，使用FIFO可以减少设计中对精确时序对齐的需求，简化MPCS-Fabric接口的时序收敛，使时序更优质;

· 可以用作2：1传动比在用户Fabric端与PCS端之间传输数据；

· TX FIFO解决读写两端之间的相位差；

8b/10b Encoder对输入数据编码有8bit转换为10bit，让数据传输过程中保持电平差异规则DC平衡，不出现很长段的0或1；

· 1-byte模式，一个时钟周期编码一个8-bit输入；

· 2-byte模式，一个时钟周期编码二个8-bit输入；

· Force Disparity function;

· Inverts disparity function;

Force disparity 和 invert disparity可以由tx_frcdisp和tx_dispval控制；

Force Negative Disoarity : 指示编码器在当前字符编码过程中应当强制产生负差分。差分指的是信号的电平不平衡情况。在8b/10b编码中，通过对差分进行管理，可以确保传输过程中信号的直流平衡。强制负差分意味着编码器需要调整输出以确保电平不平衡朝负方向发展。

Force Positive Disoarity : 指示编码器在当前字符编码过程中应当强制产生正差分。强制正差分意味着编码器需要调整输出以确保电平不平衡朝正方向发展。

Calculated by 8b/10b Encoder : 指示编码器在当前字符编码过程中应当强制产生正差分。强制正差分意味着编码器需要调整输出以确保电平不平衡朝正方向发展。

Invert Current Disparity : 这是编码器的一种操作，用来反转当前的电平不平衡状态。如果当前差分为正，反转后则变为负；如果当前差分为负，反转后则变为正。这个操作有助于维持整个传输过程中的电平平衡。

Word Aligner 数据在通过transmitter发送前要经过编码由并行数据，转换为串行数据流，这个过程中，数据边界就消失了.比如我的数据a[7:0] 10101010,b[7:0] 00110011,串行化就可能变成000010101010 0011001100000这样，他的字边界消失了。我在接收端接收数据的时候就不知道从哪里开始接收一个数据。这个Worf Aligner模块就可以从de-serializer端接收无边界的并行数据然后恢复字边界。  为了让边界对齐成为可能，transmitter会定期发送一个可识别的序列（usually a comma逗号）。然后就检测这个comma序列，一旦检测到comma序列就把这个序列移动到字边界上。  

8b/10b Decoder

· 1-byte模式，一个时钟周期解码一个10b数据；

· 2-byte模式，一个时钟周期解码二个10b数据；

· 运行中的DC平衡错误检测;

· 无效数据检测；

· Running disparity output；

Elastic Buffer 使得数据在 从接收数据中恢复的时钟域中与系统时钟域之间正常传递（这两个时钟可能会有频率的差异），在匹配到SKIP pattern的地方嵌入或者删除byte。他是有一个FIFO的，通过这种方式实现跨时钟域的传递。

· 可配置的SKIP pattern如下。SKIP pattern 通常有以下结构：一个COM byte1到3个SKIPbytes。所有的byte(Byte 0 to 3)都可以通过寄存器来配置；

· SKIP pattern的长度可以设置为1，2，4byte；

· 有两个pattern是被提供的 ：Primary 和Secondary SKIP;

· 一个4位的掩码被用来决定哪些SKIP可以进行匹配，对应位为1就代表被掩盖，在匹配时自动忽略，为0则正常匹配

；

RX FIFO 模块主要有两个功能:(1)完成1：2的传动比转换，从MPCS端发送到Fabric端。(2)时钟相位补偿，使用FIFO可以减少设计中对精确时序对齐的需求，简化MPCS-Fabric接口的时序收敛，使时序更优质;

· 1：2传动比可以转换2-byte数据到4-byte数据，或者1-byte数据到2-byte数据;

· 在2-byte或者4-byte数据总线模式下，这个子模块可以将word alignment pattern(通常是COMMA)放到byte_0的位置（LSByte）。

  MPCS Component Merging

MPCS模块最高支持2个Quad,每一个Quad包含4条有效lane.在post-synthesis时，PCS lanes会收集和评估是否可以合并到一个Quad内。PCS 合并的要求和方式如下所示。

· 一个Quad内的lanes共享参考时钟；

· 总共的lane数量不应该超过8条；

· 在LFCPNS-100中的PCSREFMUX（PCS参考时钟选择）数量不能超过2个；

· 不同的协议必须拥有不同的Group Name；

· Lane ID 一个在有效范围内并且无冲突；

· 不能有重复的lane ID;