![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
Ding_ding_fly
这个作者很懒,什么都没留下…
展开
-
基于Basys 3的四位加法运算器
基于Basys 3的四位加法运算器实验内容:用basys 3开发板实现四位加法运算,并且在basys 3上演示实验平台:硬件平台:Basys 3 软件平台:Vivado一. 创建工程工程名为add4, 选择保存文件夹点击next,并选择RTL Project,如下图所示:点击next,直到出现选择与原创 2016-12-05 00:40:36 · 2742 阅读 · 0 评论 -
任务与函数
如果程序中有一段语句需要执行多次,则重复性的语句非常多,代码会变得冗长且难懂,维护难度也很大。任务和函数具备将重复性语句聚合起来的能力,类似于C语言的子程序。VerilogHDL中的task和function是可综合的,不过综合出来的都是组合电路。一、 任务(task)语句任务就是一段封装在“task……endtask”之间的程序。任务是通过调用来执行的,而且只有在调用时才执原创 2017-02-04 17:07:52 · 1654 阅读 · 0 评论 -
VerilogHDL语言实现组合逻辑电路
VerilogHDL语言实现组合逻辑电路组合逻辑电路:输出之与当前输入有关,与当前所处状态无关。常用的组合电路有多路器、数据通路开关、加法器、乘法器等。1. assign语句实现组合逻辑例1:assign语句实现加法器wire a, b, c ;assign c = a + b; //加法器实例实现的是一个简单的加法器,assign语句也可以实现较原创 2017-02-05 14:12:43 · 12196 阅读 · 1 评论 -
D触发器
D触发器1. 一个基本的上升沿D触发器根据上面的电路符号和功能表不难看出,一个基本的D 触发器的工作原理为:当时钟信号的上升沿到来时,输入端口D 的数据将传递给输出端口Q 和输出端口Q。在此,输出端口Q 和输出端口Q 除了反相之外,其他特性都是相同的。程序如下:module D_flip_flop( input [1:0] d, input原创 2017-02-05 17:29:38 · 19795 阅读 · 2 评论 -
8-3编码器
8-3编码器编码器是将2n个分离的信息代码以n个二进制码来表示。8-3编码器的功能真值表输入sw[n]输出led[n]000000010000000原创 2017-02-05 19:09:27 · 17053 阅读 · 1 评论 -
3-8译码器
3-8译码器译码是编码的逆过程。其功能是将具有特定含义的二进制码进行辨别,并转换成控制信号,具有译码功能的逻辑电路称为译码器。如果有n个二进制选择线,则最多可译码转换成2n个数据。S1、~S2、~S3是三个控制端。S1高电平有效, ~S2、~S3低电平有效,即当S1=1、 (~S2)= (~S3)=0时,译码器正常工作,否则译码器不能正常译码,所有输出端都输出高电平3-8译码器的真原创 2017-02-05 20:36:32 · 11298 阅读 · 1 评论 -
二进制码与格雷码互相转换
雷码的特点:相邻的两个码组之间仅有一位不同。 普通二进制码和格雷码可以互相转换,下面以4位二进制码作简要介绍:四位二进制码转换成格雷码 转换规则:从最右边一位起,依次与前一位“异或”,作为该位的输出,最高位不变。 程序代码如下:module Binary_Trans_Gray( input [3:0] binary, output reg[3:0] gray )原创 2017-02-06 19:00:04 · 7970 阅读 · 0 评论 -
判断1位十进制数是奇数还是偶数
题目要求:要求设计一个逻辑电路,能够判断1位十进制数十奇数还是偶数,当十进制数为奇数时,电骡输出为1;当十进制数为偶数时,电路输出为0. 第一步,写出真值表: 第二步,根据真值表写出逻辑表达式。若输入用sw[3:0]表示,输出用led表示。led=¯(sw[3] ) sw[0] + ¯(sw[2] ) ¯(sw[1]) sw[0]程序代码如下:module odd_even(原创 2017-02-06 19:45:34 · 2336 阅读 · 0 评论 -
循环语句(Verilog HDL)
循环语句VerilogHDL中提供了4种循环语句,可用于控制语句的执行次数,分别为:Ø for 循环:执行给定的循环次数;Ø while 循环:执行语句直到某个条件不满足;Ø repeat 循环:连续执行语句N次;Ø forever 循环:连续执行某条语句。其中,for、while是可综合的,但循环的次数需要在编译之前就确定,动态改变循环次数的语句则是不可综合的;r原创 2017-02-04 12:47:37 · 10976 阅读 · 0 评论