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内容:
作为一个计算机专业的人员,首先先运行hello程序吧。其实也不能算是程序,算是代码吧。以后再解释这个问题,不能把verilog程序,当作软件来运行,毕竟fpga是实实在在的硬件,这里先说这么多,先运行hello world吧。当然,这个程序是不能被综合的(一定要理解)。
用modelsim软件来建立工程,并建立顶层文件(顶层文件就是与工程名一致,且与modul名称一致),下面建立verilog的文件:
module displaytest;
initial
begin
$display("hello quartus II.");
$display("hello fpga.");
$display("display testing.");
end
endmodule
注意要把$display写在initial 里的begin end 中。
第一步:先编译,要编译成功,再可以进行下一步的仿真
第二步:按仿真按钮,实现仿真功能,弹出对话框,选择work下的displaytest;
1)把设置下的optimization下的enable optimization选项框去掉
2)点击仿真“运行“
第三步:在modelsim的transcript面板中有显示的运行结果。
run
# hello quartus II.
# hello fpga.
# display testing.
看第一个例子运行成功了。