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Verilog HDL
Discoverligte
这个作者很懒,什么都没留下…
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verilog中的task用法
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的,而且只有 在调用时才执行,如果定义了任务,但是在整个过程中都没有调用它,那么这个任务是不会 执行的。调用某个任务时可能需要它处理某些数据并返回操作结果,所以任务应当有接收数 据的输入端和返回数据的输出端。另外,任务可以彼此调用,而且任务内还可以调...转载 2018-05-24 10:18:15 · 4446 阅读 · 0 评论 -
Verilog 初学者比较有用的整理(转自它处)
******************************************************************************************************************** *作者: Ian11122840 时间: 2010-9-27 09:04 ...转载 2018-05-24 15:11:06 · 3362 阅读 · 0 评论 -
Verilog运算符(Operators)
Verilog运算符(Operators) 运算符有三种形式: 运算符+操作数 符号运算符(+ -)逻辑非(!)按位取反(~)约简(& ~& | ~| ^ ~^ ^~)操作数+运算符+操作数 算术运算(+ - * / **)取模(%)比较(> >= < <=)逻辑运算(&&am转载 2018-05-31 17:05:44 · 9867 阅读 · 1 评论 -
对TimeQuest一些术语的解释
前两篇博文对时序分析中的input delay max和输入端口到内部寄存器的setup进行了一些简单分析,其中涉及到用TimeQuest Timing Analyzer进行分析。初学者估计对TimeQuest当中一些术语的简写不是很清楚。如下图用圈圈标出的部分: 这里...转载 2018-07-07 17:51:45 · 587 阅读 · 1 评论