️Lindongyi-CSDN博客

在使用Quartus与ModelSim联合仿真时,由于使用了不可综合的module放在testbench中,导致出现标题中的错误,在ModelSim中提示上述错误并显示error loding design.因此将原因和解决办法记录下来,防止以后忘记.1.原因在使用Quartus时,由于硬件原因,没有办法直接调试硬件参数,故使用一个不能被综合的module来给Top module提供数据,该module被例化在testbench中与Top module相连接.该module无法被综合

2022-05-10 13:42:49 6912

原创 gvim中文简明教程-tutor官方中文教程

与其一直百度gvim的教程,不如直接使用gvim官方的教学文档tutor,解答非常清晰, 而且包括中文版.花费大概1-2个小时就可以认识几乎全部的操作,后续只需要熟悉就可以了,遇到问题还可以回来找.下面说明文件路径:D:\Vim\vim82\tutor\tutor.zh_cn.utf-8以上是在win下的路径, 在Linux系统下也是类似的路径该文件为中文版,但是直接用vim打开可能出现编码不正确导致乱码的问题,解决乱码...

2022-03-04 14:10:09 571

原创关于使用结构化描述方式编写RTL代码时逻辑门的延时语法的功能解释

结构化描述方式与一边的行为级描述方式不同,结构化更加底层,更接近电路级.对于结构化描述中的逻辑门,可以给逻辑门添加驱动强度和传输延时,如下:and(strong1,strong0) #10 a1(out1,in1,in2);该语句表示驱动强度为strong的逻辑与门,其输入与输出间隔10ns.容易存在的误区是:该延时代表的是输入与输出的间隔,是在10ns前采集与门的两个输入端口in1,in2的信号,在10ns后才与运算的结果从out1输出.而不是从0ns延时10ns...

2022-03-02 16:44:00 238

原创 DC学习中时无法保存ddc文件的问题Error: Unable to open DDC file ‘unmapped/led_test.ddc‘ for writing.(DDC-1)

在学习dc的时候，你一定使用过官方的lab实验手册，虽然可能版本不是那么的新。我在做lab1的时候遇到了一个非常简单，但是困扰了我好久的问题：当按照lab要求，逐步输入如下指令：read_veriloglinkcheck_designwrite_file -format ddc -hierarchy -output unmapped/MY_TOP.ddc问题就出在这个write上，在这个lab中，输出的.ddc文件是被保存在unmapped文件夹中的，但是我在执行这个指令的时候出现了

2022-01-02 21:39:03 1206 3

原创 Linux中常用的tar打包与解压操作

Linux中常用的打包文件格式为.tar；Linux中常用的压缩文件格式为.tar.gz；tar打包常用命令有：-c: 建立压缩档案-x：解压-t：查看内容-r：向压缩归档文件末尾追加文件【.tar.gz不可用】-u：更新原tar【.tar.gz不可用】【如果tar包中的某一或某些文件发生了修改，可以用该命令将tar包中的对应文件进行更新】以上五个commends每次压缩或解压可以和其他命令连用但是只能用其中一个；-z：有gzip属性的-j：有bz2属性的-Z：有compre

2021-12-24 21:21:25 2689

原创 `define与parameter的区别

`define作用于整个工程，而parameter只作用于本模块，一旦`define指令被编译，则在整个编译过程中都有效，所以仿真时使用`define相对于parameter重声明占用更少的内存。

2021-11-27 15:26:18 482

原创通过quartus启动modelsim-altera仿真时出现nativelink error-couldn‘t execute invalid argument的问题

问题截图目前在百度中还没有人回答过这个问题,只能自己动手了.经排查,是因为在modelsim属性中曾将其设置为以管理员身份运行将"以管理员身份运行此程序"取消即可.亲测有效

2021-10-01 15:05:55 3064 21

原创一元约简运算符，双目运算符只用一目“&”“|”只有一侧有操作数

今天在看师兄的代码的时候发现了如下的代码always @ (posedge clk or negedge rst_n) begin if (!rst_n) data <= 14'b0; else if (state == CNV) if ((|bit_cnt[4:1]) && (~&bit_cnt[4:1]) && time_cnt[0]) data <= {data[12:0],miso

2021-09-27 11:03:36 612

原创 Verilog_NOTE_连续赋值

1.continous assignmentassign left_side = right_side;赋值是连续的,即右侧变化的同时左侧也会跟着变化,所以叫做连续.连续赋值不仅仅在一个时钟内进行和完成.2."&&"逻辑与;"||"逻辑或;"!"逻辑非;nor或非;xor异或;xnor异或非(同或);3."!"表示逻辑取反,"~"表示按位取反....

2021-07-25 15:05:28 154

qq_59529218的博客

原创 VCS报告错误：Error-[SFCOR] Source file cannot be opened

原创 Synopsys安装教程Ubuntu22.04版本

原创 VMware Workstation打开虚拟机提示无法打开内核设备

原创 Windows下Activeperl通过ppm安装模块提示ppm : 无法将“ppm”项识别为 cmdlet、函数、脚本文件或可运行程序的名称。

原创在Win10/Win11中增加右键新建文件类型(如verilog)

原创 Verilog编写规范(华为FPGA)

原创 ModelSim报错:Instantiation of ‘***‘ failed. The design unit was not found.