硬件架构的艺术学习记录
文章平均质量分 88
钟树_
这个作者很懒,什么都没留下…
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《硬件架构的艺术》笔记(一)
但是,在异步系统中,由于数据和时钟的关系不是固定的,因此有时会出现违反建立和保持时间的现象。如图1.1所示,当触发器处在亚稳态时,输出会在高低电平之间波动,这会导致延迟输出转换过程,并超出所规定的时钟到输出的延迟值(t。设计中任何个触发器都有特定的建立和保持时间,在时钟上升沿前后的这段时间窗口内,数据输入信号必须保持稳定。当异步信号输入时,两个互补的信号传入FFb,FFc,无论FFa什么时候发生亚稳态,异或门的输出都会变成高电平,触发器FFd输出端捕捉到高电平表示检测到亚稳态发生。原创 2023-03-23 10:00:09 · 140 阅读 · 0 评论 -
《硬件架构的艺术》笔记(二)
产生内部时钟的组合逻辑也会增加时钟线上的延时,如果时钟偏移大于数据延迟,则违背寄存器的时序要求。由于时钟网络仍然在不停翻转,因此同步时钟使能的时钟方案不能像门控时钟那样从源头减少功耗,但是通过使某些寄存器失效,可以实现与门控时钟同样的功能。3、组合逻辑会设计软件进入无尽的计算中,为了完成计算,一些EDA工具会将环路割断,而不同的EDA软件对环路割断处理的过程是不尽相同的,这种过程不但使电路的实现偏离了最初的设计意图,而且使电路的实现呈现不确定性。用来产生内部时钟的组合逻辑也会增加时钟线上的延迟。原创 2023-03-28 00:00:35 · 454 阅读 · 0 评论 -
《硬件架构的艺术》笔记(三)
3.1 单时钟域 单时钟设计(即同步设计)。易于实现,并且更少产生与亚稳态、建立和保持时间违背方面的问题。3.2 多时钟域时钟的频率不同; 时钟频率相同,但是相位不同。3.3 多时钟域设计的难题多时钟域设计面临问题:1. 建立时间和保持时间的违背2. 亚稳态3.3.1 违背建立时间和保持时间建立时间:在时钟脉冲到来前,输入数据需要保持稳定的时间。保持时间:在时钟脉冲到达后,原创 2023-03-28 21:18:11 · 310 阅读 · 0 评论 -
《硬件架构的艺术》笔记(四)
产生具有50%占空比的奇数分频时钟最简单的方式是以输出频率的一半生成两个正交相位时钟(两个时钟之间有90度相位差),然后将两个波形异或得到输出时钟(以N=3为例)。tff2_en:TFF2在计数值为 (N+1)/2 时使能(2对应3分频,3对应5分频,依此类推),如图4.2所示。步骤1: 创建由时钟上升沿触发的0到(N-1)的计数器,N自然数,用于对参数时钟进行分频(N不等于偶数)(2)产生4.5倍分频的第一个脉冲,将在半周期移位第1位并将之与第1位与第2位进行或操作(占空比40%)原创 2023-03-30 16:37:38 · 76 阅读 · 0 评论 -
《硬件架构的艺术》笔记(五)
能量以热量形式消耗。保持低温操作环境意味着使用散热片或风扇来散热一这会增加整体的重量和成本。如果能在 SoC 级对功耗进行控制,就可以减少甚至可能消除掉这些开支,也就可以得到更小、更便宜和更可靠的最终产品。原创 2023-03-30 20:56:12 · 323 阅读 · 0 评论 -
《硬件架构的艺术》笔记(六)
对于ASIC,可以通过流水线提高吞吐量,但是也会带来系统延时和面积的增加。组合路径延迟为X个时间单位,在下图中通过插入三个寄存器被分割为多个小块,寄存器间的延迟为Y个时间单位,Y<X;原创 2023-03-30 21:45:01 · 227 阅读 · 0 评论 -
《 硬件架构的艺术》笔记(七)
字节顺序定义数据在计算机系统中的存储格式。它描述存储器中地址的最高有效位MSB和最低有效位LSB的位置。大端模式(Big Endian):将MSB保存在最低存储器地址处小端模式(Little Endian):将LSB保存在最低存储器地址处。原创 2023-03-30 22:20:38 · 39 阅读 · 0 评论 -
《硬件架构的艺术》笔记(八)
在电子设备内两个金属触点随着触点的断开闭合便产生了多个信号,当触点撞击在一起,惯性和弹性形成抖动,导致产生一个快速的脉冲电流而不是从0电流到全电流的转换。这个影响在交流电源线路不明显,由于抖动太快不至于影响大多数设备。但在某些模拟和逻辑电路中可能产生问题(如数字计时器、个人计算机或微处理器等设备的输入)。原创 2023-03-30 22:56:00 · 71 阅读 · 0 评论