2021年10月23日 计组

1. 主存与CPU的连接

1.1 位扩展

为了访问8位的数据，现只有8K×1位的存储器

1.2 字扩展

1.2.1 线选法

  如果直接给片选线1信号的话，CPU的数据段无法区分传过来的两个主存的数据。（CPU每次只能选择一个主存进行数据的交互）

 

1.2.2 译码片选法

添加译码器（一个二进制位去映射两种不同的主存）进行CPU对主存的选择优化

 

 

1.3 译码器 

1.4 总结

主存容量扩展（字位同时扩展）

两个16K×4的主存构成一组存储器芯片，这样一组存储器芯片就能读8位1字节的数据（CPU读写只能控制到字节）

 译码器：把输入的2进制数据映射到单个十进制选通信号的下标

 

2. 双端口RAM和多模块存储器

2.1 存取周期

 2.2 双端口RAM

2.3 多模块存储器

2.3.1 单体多字存储器

2.3.1 多体并行存储器

高位交叉编制的多体存储器（扩容）和低位交叉编址的多体存储器（流水线）

 

2.4 总结

 

 

总结

1.现在有一些存储芯片，谈谈你如何设计主存和CPU的连接？

  分别将存储器提供的外部接口（读写控制线，数据线，地址线，片选线）和CPU进行合理的连接

2. 在一个存储周期T内，低位交叉编址的多体并行存储器（m个）可以提供的数据量为单个模块的多少倍？如果总线宽度现在提升到mW的时候，现在一个T内可以提供的数据又是多少呢？

m倍，mW个数据