并行存储器

CPU 和主存储器之间在速度上是不匹配的，这种情况成为限制高速计算机设计的主要问题。为了提高 CPU和主存之间的数据交换速率，可以在不同层次采用不同的技术加速储器访问速度:

 

①芯片技术

 

提高单个芯片的访问速度。可以选用更高速的半导体器件，或者改善存储芯片内部结构和对外接口方式。例如，前述的突发传输技术、同步 DRAM技术和CDRAM技术等。 ☞总结：以增加各种加缓冲达到目的

 

②结构技术

 

为了解决存储器与 CPU 速度不匹配问题，需要改进存储器与 CPU 之间的连接方式，加速CPU和存储器之间的有效传输。例如，采用并行技术的双口存储器甚至是多口存储器，以及多体交叉存储器，都可以让 CPU 在一个周期中访问多个存储字。

 

③系统结构技术

 

这是从整个存储系统的角度采用分层存储结构解决访问速度问题。例如，增加cache，采用虚拟存储器等。

 

㈠ 双端口存储器采用空间并行技术

 

1.双端口存储器的逻辑结构

 

双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。事实上双端口存储器也可以由 DRAM 构成。

 

2. 无冲突读写控制

 

当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。读操作时，端口的输出驱动控制(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O 线上。

 

3.有冲突的读写控制 

 

当两个端口同时存取存储器同一存储单元，而且至少有一个端口为写操作时，便发生读写冲突。

 

为解决此问题，特设置了 BUSY 标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平),即暂时关闭此端口。换句话说，写操作对BUSY变为低电平的端口是不起作用的。一旦优先端口完成写操作，才将被延迟端口的 BUSY 标志复位(BUSY变为高电平)，开放此端口，允许延迟端口进行写操作。

 

总之，当两个端口均为开放状态(BUSY为高电平)且存取地址相同时，发生写冲突。

 

㈡ 多体交叉存储器采用时间并行技术。

 

①存储器的模块化组织

 

一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式:一种是顺序方式，一种是交叉方式。

 

在常规主存储器设计中，访问地址采用顺序方式。

 

②多模块交叉存储器的基本结构.主存被分成4个相互独立、容量相同的模块M0、M1、M2、M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与 CPU 交换信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。

 

CPU 同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。这样，对每一个存储模块来说，从 CPU 给出访存命令直到读出信息仍然使用了一个存取周期时间;而对 CPU 来说，它可以在一个存取周期内连续访问四个模块。各模块的读写过程将重叠进行，所以多模块交叉存储器是一种并行存储器结构。