笔试题目汇总

1、编写一段C语言代码，实现加法器；

#include "stdio"

int adder(int x, int y){
    return x + y;
}


int main(){
    int a = 1, b = 2;
    int sum;
    sum = adder(a, b);

}

2、设计一个 8 位累加器或计数器，使用 Verilog HDL 语言；

module counter (clk, rst, count);
    input clk;
    input rst;
    output [7:0] count;

    reg [7:0] count;
    always @ (posedge clk or negedge rst)
        if (rst == 1'b1)
            count <= 8'b0;
        else
            count <= count + 1;

endmodule

3、编写一段C语言代码，实现多路复用器；

#include<stdio.h>

int main()
{
    int sel;
    scanf("%d", &sel);
    switch(sel)
    {
        case 0:
            printf("A\n");
            break;
        case 1:
            printf("B\n");
            break;
        case 2:
            printf("C\n");
            break;
        case 3:
            printf("D\n");
            break;
        default:
            printf("Invalid input\n");
            break;
    }
    return 0;
}

4、设计一个带有多级缓存的 CPU，使用 Verilog HDL 语言；

module cache_cpu(input clk, input [3:0] address, input [7:0] data_in, output [7:0] data);
reg [7:0] data;
reg [3:0] cache_addr;
reg [7:0] cache_data;
reg [7:0] cache_data_reg1;
always@(posedge clk)
begin
    cache_addr <= address;
    cache_data <= data_in;
    cache_data_reg1<= cache_data;
    data <= cache_data_reg1;
end
endmodule

5、编写一段C语言代码，实现汇编器；

6、设计一个带有硬功能的中断控制器，使用 Verilog HDL 语言；

module interrupt_controller (
input wire clk,
input wire [7:0] data_in,
input wire key,
output reg [7:0] data_out,
output wire int
);


reg [7:0] addr;
reg [7:0] data;


always @(posedge clk)
begin
	if(key)
	begin
		data_out <= data;
		addr <= data_in;
		data <= addr;
		int <= 1'b1;
	end
	
	if(!key)
		int <= 1'b0;
end

endmodule

7、编写一段C语言代码，实现时钟控制器；

int clock_controller(int clock_freq)
{
    int count = 0;
    while(1){
        count ++;
        if (count == clock_freq)
        {
            count = 0;
            // Do something
        }
    }
    return 0;

}

8、设计一个带有多级缓存的存储器系统，使用 Verilog HDL 语言；

module cache_system (clk, reset, cache_level);
    input clk;
    input reset;
    output [7:0] cache_level;

    reg [7:0] cache_level;

    always @ (posedge clk)
        if (reset == 1'b1)
            cache_level <= 8'b0;
        else
            cache_level <= cache_level + 1;

9、编写一段C语言代码，实现数据总线控制器；

void data_bus_controller() 
{
    // Get the data on the bus
    int data = getData();

    // Control the data on the bus
    if (data > 0)
        setData(data-1);
    else
        setData(data+1);
}

10、设计一个带有中断处理器的 FPGA 子系统，使用 Verilog HDL 语言。