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原创 工作bug记录(verilog)
这种写法的话，会默认定义为计算中的参数的最大位数，比如V_SYNC、 V_BACK 、MG_VDISP24 、 V_FRONT中的最大位定义了 [11:0] V_SYNC,那么计算结果的位数也是12位，有可能会溢出。parameter 定义默认是32位，如果是。
2024-07-26 14:59:38
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转载 静态时序分析教程
众所周知，PPA（功耗、性能、面积）这三个要素的合理平衡，是一款芯片能否成功的重要因素，Power Performance Area中，performance的衡量可以有很多因素，其中就包括频率性能，也就是时序需求，STA静态时序分析就是检查所设计的电路是否能满足时序需求的方法，设计工程师会在综合之后根据设计的sdc进行一次初步的STA检查，但是在综合阶段，许多关于时钟网络的假设其实是不可用的，只有当完成布局规划，做完时钟树综合。
2023-06-30 13:48:07
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原创 FPGA设计指南-器件、工具和流程--------读书笔记（持续更新）
数字集成电路(IC)类型： 可编程逻辑器件（PLD），专用集成电路（ASIC）,专用标准部件（ASSP）, 现场可编程门阵列（FPGA）
2023-06-13 13:24:23
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原创 各算法/协议知识理论笔记（fpga）
CS(Chip Select)：片选信号线，也称为 CS_N，以下用 CS_N 表示，而每个从设备都有独立的这一条 CS_N 信号线，本信号线独占主机的一个引脚，即有多少个从设备，就有多少条片选信号线，SPI 通讯以 CS_N 线置低电平为开始信号，以 CS_N 线被拉高作为结束信号。SPI 通讯协议包含 1 条时钟信号线、2 条数据总线和 1 条片选信号线， 时钟信号线为SCK，2 条数据总线分别为 MOSI(主输出从输入)、MISO(主输入从输出)，片选信号线为CS。
2023-06-01 12:33:31
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原创 笔试题目汇总
8、设计一个带有多级缓存的存储器系统，使用 Verilog HDL 语言；2、设计一个 8 位累加器或计数器，使用 Verilog HDL 语言；4、设计一个带有多级缓存的 CPU，使用 Verilog HDL 语言；6、设计一个带有硬功能的中断控制器，使用 Verilog HDL 语言；9、编写一段C语言代码，实现数据总线控制器；3、编写一段C语言代码，实现多路复用器；7、编写一段C语言代码，实现时钟控制器；1、编写一段C语言代码，实现加法器；5、编写一段C语言代码，实现汇编器；
2023-05-10 10:07:05
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原创 HDL bits 题目知识点----持续更新
in[sel*4 +: 4] 代表取in的sel*4 到 sel*4 + (4-1)位，比如当sel为0 时，即in[0 +: 4] 代表从0开始取4位，也就是 in[3:0]in[3 -: 4] 代表从3开始（包含3）向下取4个数 ，即in[3:0]
2023-05-08 16:47:15
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原创 数字IC入门教程
man 查询指令的作用 如 man cdls 列出当前文件和文件夹的名字（list the directory and files）ls -a 把隐藏的文件和文件夹也显示出来 （list all）ls -l 把文件的属性（读写），所有者，创建时间等列出来ll -a 把隐藏的也列出来cd 进入目录，默认是user目录pwd 显示目录路径mkdir dir 创建一个文件夹 （make directory）touch file 创建一个文件vi file 编辑文件。
2023-04-26 23:10:17
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原创 FPGA设计实战演练.高级技巧篇-----读书笔记
2、微带传输布局，走线在PCB的顶层或底层，只有一个参考平面。3、带状传输线布局，走线在PCB内层，有两个电压参考平面。·对所有器件进行电源滤波，均匀分配电源，降低系统噪声。·匹配信号线，减小信号反射。·降低并行走线之间的串扰。
2023-04-18 13:15:18
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原创 verilog 数字系统设计读书笔记-------持久更新
/ P,Q,R都是4位3、integer 定义的整数可为负数4、编辑5、位拼接运算符必须指明位数，若不指明则隐含着为32位的二进制数，例{1, 0} = 64'h00000001_00000000//定义UDP的语法primitive 元件名 （输出端口名， 输入端口名， 输入端口名2...）output reg 输出端口名；input 输入端口名1, 输入端口名2...initialbeginendtableendtable。
2023-01-29 22:26:46
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原创 Global和Out of context（OOC）区别
从两种模式的区别可以看到，Global模式相当于每次都推倒重来，这就导致综合时，只要修改了一个IP，所有模块都要重新综合，大大的增加了综合的时间，而OOC每个IP都是自己综合成自己的网表文件，当一个IP修改时，别的未作修改的不会重新综合，使用之前综合好的网表即可，使得其综合时间显著降低，这就有点类似于全局编译和增量编译的意思。所以如果想编译的快一些，用OOC模式是一个明智的选择。
2024-09-24 10:46:41
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原创 5x5中值滤波器实现（25个数求中值）verilog
中值滤波器的原理是基于统计排序理论，通过将图像中某一点及其邻域内的像素值进行排序，然后用中间位置的像素值代替原像素值，从而达到消除噪声的目的。接着，对每一行和每一列的像素值进行降幂排序，这一步可以并行执行，因为每行和每列的排序是独立的。对5x5窗口的每一行进行排序，确保每一行内的像素值都是有序的。
2024-09-24 09:28:49
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原创 图像亮度均衡算法
图像亮度均衡算法的作用是提升图像的对比度和细节，使得图像的亮度分布更加均匀，从而改善视觉效果。通过调整亮度值，可以更好地揭示图像中的细节，尤其在低光或高光条件下的图像处理。常见的图像亮度均衡算法包括直方图均衡化、对比度限制直方图均衡化（CLAHE）、自适应直方图均衡化和伽马校正等。这些算法各自有不同的优点和适用场景，例如，CLAHE可以有效防止噪声放大，而伽马校正则适用于非线性亮度调整。
2024-09-20 11:36:21
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原创 输入5个数，求中值，verilog实现
1实现思路有5个数a,b,c,d,e将其分为3组，ab, cd, ee留到最后再比较，先比较ab 和 cd设得出了ab的较小值 a a < b设得出了cd的较小值 c c < d第一个分支比较ac, 设a < c那么 a < c < d ， a < b将b，e比较 ，1，b< ea < c < da < b < e接着对c和b比较，c<b，则 a<
2024-09-20 11:14:10
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原创 卷积后少行和列的处理方式
2、保持图像第一行、第一列、最后一行、最后一列的值不变，然后开始卷积出来的第一个值给第2行的第2列，依次卷积，最后1次卷积的结果给倒数第2行的倒数第2列。1、补0操作，在图像外围一圈上下左右各补充一行（1列）的0，共补充2行2列的0，然后再进行卷积。3、将第一行、最后一行的值往外扩1行，第一列、最后一列的值往外扩一列，然后再进行卷积。
2024-09-04 15:22:04
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原创 verilog 实现精度量化（四舍五入）
在FPGA设计中，实现的精度量化的方式如下：其中a是要量化的数，quant 是量化因子，如果需要保留1位小数，则quant可以取4或者5，两位小数取7或8 ， 3位小数取10或11等。
2024-08-28 11:30:25
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原创 简单的图像处理算法
基础：图像处理都是用卷积矩阵对图像卷积计算，如3X3 的矩阵对640 X 480分辨率的图像卷积，最终会得到638 X 478 的图像。一、中值滤波 ： 找出矩阵中的最中间值作为像素点。二、均值滤波：找出矩阵中的平均值作为像素点。
2024-04-23 21:32:59
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原创 modelsim 仿真bmp图片实现RGB_YCrCb
这一步是将项目中所需要的库加入进去，选择设计的库路径即可，比如设计文件所在的路径，还有依赖的设计文件的路径，比如altera_mf.v所在的路径。如果没在work库中找到tb文件，可以在自己建立的库中找一下，没找到会出现如下错误，这时可以重新新建一个库再simulation。6、点击simulate --> start simulation--->点击Libraies --> add...7、再点击simulate --> start simulation,找到库中的tb文件，1、先在本地建立文件夹。
2024-04-09 16:53:06
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原创 Exams/ece241 2013 q4
例如：000 代表 无水 ，需要使FR3, FR2, FR1 都打开（111）fr代表水变深为0 ，水变少为1。
2023-08-11 14:36:55
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转载 电路如何进行小信号放大
对于微弱信号的放大，只用单个放大器难以达到好的效果，必须使用一些较特别的方法和传感器激励手段，而使用同步检测电路结构可以得到非常好的测量效果。有网友还从数学分析的角度对造成零漂的原因进行了详细分析，认为除了使干扰源漂移小以外还必须使传感器、缆线电阻要大，运放的开环输入阻抗要高、运放的反馈电阻要小，即反馈电阻的作用是为了防止漂移，稳定直流工作点。有网友指出，一般压电加速度传感器会接一级电荷放大器来实现电荷——电压转换，可是在传感器动态工作时，电荷放大器的输出电压会有不归零的现象发生，如何解决这个问题?
2023-08-11 10:53:22
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原创 设计 FIFO 的深度
如果令wclk＝200mhz，改为100个wclk里写入40个，rclk＝100mhz，10个rclk里读出8个。（20个clk不发数据＋80clk发数据＋80clk发数据＋20个clk不发数据的200个clk）代入公式可计算FIFO的深度。假设 FIFO 的写时钟为 100MHZ，读时钟为 80MHZ。在 FIFO 输入侧，每 100 个时钟，写入。如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据。3) 写入测每 B 个时钟周期有 A 个数据写入。我们需要考虑数据轻载和重载的情况，
2023-08-01 22:18:23
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stm32f103触摸屏实验，不同屏幕按键实现输出PWM，外加触控中断，基于stm32 mini ,
2022-03-11
空空如也
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