RISC-V 指令集

已于 2023-08-28 15:12:11 修改
阅读量921 收藏 5
点赞数 1
分类专栏： Development Tools 设计 RISC-V 文章标签： risc-v
于 2023-08-24 09:53:58 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/eaglelau/article/details/132467388
版权
Development Tools 同时被 3 个专栏收录
26 篇文章 1 订阅
订阅专栏
设计
16 篇文章 0 订阅
订阅专栏
RISC-V
2 篇文章 0 订阅
订阅专栏

ISC-V 原子操作

RV32A有两种类型的原子操作：

  • 内存原子操作（AMO）
  • 加载保留/条件存储（load reserved/store conditional）

RISC-V的原子指令中包含两部分，分别是LR/SC指令和AMO指令。

LR/SC指令必须成对使用，才能达到原子效果，在执行LR指令的同时，处理器会设置相应的标志位，用于监控其内存地址上有没有其它hart访问，有没有产生中断异常，有没有执行MRET指令。只要发生上述情况里的一种，就会导致SC指令执行失败。通过这样的规则，才能确保LR与SC指令之间的操作是原子的。

LR 指令是个缩写，全名是 Load Reserved，即保留加载；而 SC 指令的缩写展开是 Store Conditional，即条件存储。

不过，有时候LR/SC指令用起来还是挺复杂的，所以AMO类指令（即原子内存操作）应运而生。RISC-V提供了一系列AMO类指令，它们是原子交换指令、原子加法指令、原子逻辑指令、原子取大小指令，这些指令相比LR、SC指令，使用起来更加方便。
AMO 是 Atomic Memory Operation 的缩写，即原子内存操作。AMO 指令又分为几类，分别是原子交换指令、原子加法指令、原子逻辑指令和原子取大小值指令。 

 在这里插入图片描述

Spinlock:
 

自旋锁（spin lock）的状态有两种：

  • 0: lock is unlocked/free/released 未加锁
  • 1: lock is locked/held/acquired 加锁

锁的结构体：

typedef struct {
	u32 locked;    ///< data inside atomic_t, is the lock held?
} atomic_t;

其中变量 locked 只有 0 或者 1，用于指示是否加锁。

在实际的实现中，RISC-V Architecture为我们提供了一个原子化的指令 atomic swap instruction ("AMOSWAP")，实现多个进程(Core)同时访问 shared memory locked 变量。

初始化锁：

static inline void spinlock_init(atomic_t *p)
{
	p->locked = 0;
}

获取锁：

// Acquire the lock.
// Loops (spins) until the lock is acquired.

static inline void spinlock_lock(atomic_t *p)
{
  // On RISC-V, sync_lock_test_and_set turns into an atomic swap:
  //   a5 = 1
  //   s1 = &p->locked
  //   amoswap.w.aq a5, a5, (s1)
  while(__sync_lock_test_and_set(&p->locked, 1) != 0);

  // Tell the C compiler and the processor to not move loads or stores
  // past this point, to ensure that the critical section's memory
  // references happen strictly after the lock is acquired.
  // On RISC-V, this emits a fence instruction.
  __sync_synchronize();
}

释放锁：

static inline void spinlock_unlock(atomic_t *p)
{
  // Tell the C compiler and the CPU to not move loads or stores
  // past this point, to ensure that all the stores in the critical
  // section are visible to other CPUs before the lock is released,
  // and that loads in the critical section occur strictly before
  // the lock is released.
  // On RISC-V, this emits a fence instruction.
	__sync_synchronize();

  // Release the lock, equivalent to lk->locked = 0.
  // This code doesn't use a C assignment, since the C standard
  // implies that an assignment might be implemented with
  // multiple store instructions.
  // On RISC-V, sync_lock_release turns into an atomic swap:
  //   s1 = &p->locked
  //   amoswap.w zero, zero, (s1)
	__sync_lock_release(&p->locked);
}

xv6源码阅读系列(3) 锁的实现 - 知乎 (zhihu.com)

xv6源码解读1：启动，xv6！ - 知乎 (zhihu.com)

RISC-V 的栈也是向下扩展的，高地址为栈底，低地址为栈顶，所以sp = stack0 + (hartid * 4096)，将高地址加载到sp寄存器中。

首先，在RISC-V计算机打开电源上电之后，它会初始化自己并运行一个在只读内存中的boot loader。Boot loader将xv6的内核加载到物理地址为0x80000000內存中，至于为什么不从0x0开始，那是因为在0x0~0x80000000的地址范围里包含了I/O设备。

然后在machine mode下，CPU从_entry（位于kernel/entry.S）开始运行xv6。我们来看看这段代码。

.section .text
.global _entry
_entry:
        # set up a stack for C.
        # stack0 is declared in start.c,
        # with a 4096-byte stack per CPU.
        # sp = stack0 + (hartid * 4096)
        la sp, stack0
        li a0, 1024*4
        csrr a1, mhartid
        addi a1, a1, 1
        mul a0, a0, a1
        add sp, sp, a0
        # jump to start() in start.c
        call start
spin:
        j spin

可以看到，这是一段汇编代码，会做一些必要的事情来启动xv6，比如，设置一个栈区，这样就xv6就可以运行C代码。关于初始栈 stack0 的空间声明，我们可以在 kernel/start.c 中找到代码。

__attribute__ ((aligned (16))) char stack0[4096 * NCPU];

在上面的汇编代码中，注释里有一个 hartid，事实上这是hart的编号。什么是 hart？RISC-V处理器对底层提供了一种抽象，叫Hardware Thread，简称hart，中文可以翻译为硬件线程。可以把hart理解为是真实CPU提供的一种模拟，关于 hart、core、CPU的一些区别并不是操作系统层面需要关心的，我们在这里可以简单地将三者视为同样的概念，把hartid看作是cpuid。

__sync_synchronize();

这个函数是一个内存屏障，告诉编译器和CPU不要越过屏障重排 load 和 store 指令，也就是说将这条语句之前和之后的读写指令分隔开。这么做是因为编译器在编译的过程中可能会做一些优化，导致代码的顺序发生一些变化，使用这条语句相当于加了一个锁。

Xv6操作系统导论（第一章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统导论（第二章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统导论（第三章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统导论（第四章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统导论（第五章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统（第六章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统导论（第七章）_唱丶跳和Rap的博客-CSDN博客

Xv6操作系统导论（第八章）_唱丶跳和Rap的博客-CSDN博客

GitHub - mit-pdos/xv6-riscv: Xv6 for RISC-V

6.S081 / Fall 2020 (mit.edu)

xv6: a simple, Unix-like teaching operating system (mit.edu)

1、RISC-V规范

了解RISC-V相关内容，RISC-V的规范是肯定要读的，这个是绕不过去的。

规范地址：Specifications – RISC-V International (riscv.org)

2、《计算机组成与设计——硬件/软件接口》 RISC-V版本

 中文版

3、《The RISC-V Reader: An Open Architecture Atlas》

这本书已经由包云岗等几位老师翻译成中文了，可以免费下载，地址：

The RISC-V Reader: An Open Architecture Atlas (riscvbook.com)

 

An Introduction to Assembly Programming with RISC-V

RISC-V Assembly Programming (riscv-programming.org)

RISC-V 官方文档请见：

指令集架构 (ISA) 定义了计算机指令集，包括但不限于指令的行为、它们的编码以及指令可能访问的资源，例如 CPU 寄存器。 为给定 ISA 生成的程序可以由任何实现兼容 ISA 的计算机执行。

ISA 往往会随着时间的推移而发展，但是，ISA 设计者试图使较新的 ISA 版本与以前的版本兼容，以便遗留代码，即为以前版本的 ISA 生成的代码，仍然可以由较新的 CPU 执行。 例如，为 80386 ISA 生成的程序可以由实现此或任何其他兼容 ISA（例如 80486 ISA）的任何处理器执行。

RV32I ISA 规定指令使用 32 位编码。 因此，假设系统有一个字节寻址内存 (byte addressable memory)，每条指令占用四个内存字。 此外，它指定指令按顺序执行，与它们在主内存中出现的顺序相同。

RISC-V汇编语言入门（三）—编译、链接 - 知乎 (zhihu.com)

RISC-V汇编语言入门（四）—组成、规范 - 知乎 (zhihu.com)

RISC-V汇编语言入门（六） —RV32I指令集 - 知乎 (zhihu.com) 

RISC-V体系结构编程与实践

 

计算机体系结构简明教程（RISC-V版） 蒋本珊 PDF电子版

链接：https://pan.baidu.com/s/1s6kM6RqjxI1HUVp0NUzqFA?pwd=4dav 

提取码：4dav  作者：诗音碧霄 https://www.bilibili.com/read/cv23040111 出处：bilibili

 

 

eaglelau
关注
  • 1
    点赞
  • 踩
  • 5
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
RISC-V 指令集手册
03-16
RISC-V 指令集手册 卷1：用户级指令集体系结构（User-Level ISA） 2.1 版 中文版 附：下载链接 https://knowledge.fpga-china.com/uploads/20210930/101f15469f946e18d34a9f97664f1f7b.pdf
RISC-V原子指令LR/SC
weixin_46623752的博客
07-13 4631
RISC-V中LR/SC指令
RISC-V原子指令(A扩展)
hyykq的博客
04-20 1155
标准原子指令扩展命名为A，包含对原子原子读-修改-写存储器，以支持不同hart之间对同一片内存空间的同步。A扩展提供了两种原子指令，包括load-reserved/store-conditional和fetch-and-op存储指令。两种指令都支持各种存储器的一致性排序，包括无序、获取、释放和顺序一致性。这些指令使得RISC-V可以支持RCsc内存一致性模型.
20｜RISC-V指令精讲（五）：原子指令实现与调试
sucaiwa的博客
03-03 5629
你好，我是LMOS。通过前面的课程，我们学过了RISC-V的各种跳转指令以及这些指令的各种变形，并且了解了它们的机器编码。今天，我们开始学习RISC-V下的原子指令，原子指令是RISC-V的指令扩展，命名为 ‘A’。这个扩展指令中包含两部分，分别是LR/SC指令和AMO指令。我们先搞明白为什么需要原子指令，什么情况用得上它们。再分别学习和对比LR/SC指令与AMO指令，另外，我还会让你知道这些指令各自的使用场景是什么。课程代码你可以从下载。话不多说，让我们直接开始吧。
RISC-V指令集之RV32A
百里杨的博客
02-26 464
预订取数读出一个内存字，写入目的寄存器，并记录该内存字的预订信息。RV32A 是可选的，一个不支持它的RISC-V 处理器会更简单。AMO 指令对内存中的操作数执行一次原子操作，并将原内存值写入目的寄存器。简洁编程语言开发者假定底层的体系结构提供原子的比较-交换操作：比较某寄存器值与用另一寄存器寻址的内存值，若相等，则将第3。个寄存器的值与内存值交换。本文中的这些指令较多，具体指令详细含义，见RISC-V指令手册，不再赘述。RV32A是RISC-V规范定义的用于原子操作的指令集。
riscv的A扩展之原子操作（amo）
m0_71354184的博客
01-14 1314
原子指令用于从存储器（地址为 rsl 寄存器的值指定 ）中读出一个数据，存放至 rd 寄存器中，并且将读出的数据与 rs2 寄存器的值进行计算，再将计算后的结果写回存储器（存储器写地址与读出地址相同），对于amo的load和store都可视作为写操作，不过load需要返回源数据，store不需要。•amoswap.w.rl rd, rs2, (rsl ）指令具有释放属性，能够屏障其之前的所有存储器访问操作。对于 32 位架构的 AMO 指令，访问存储器的地址必须与 32 位对齐，否则会产生地址非。
RISC-V处理器设计学习-原子指令（1）
06-12 688
RISC-V处理器 中的原子指令学习
riscv-amo原子指令
weixin_45925418的博客
08-03 1983
riscv amo（Atomic Memory Operation）指令
risc-v指令集详解
11-06
"RISC-V指令集详解" RISC-V指令集是开源指令集架构，具有高度可扩展性和灵活性。本篇文章将对RISC-V指令集进行详细的解释，从指令集的基本概念到指令格式的介绍。 Stored-Program Concept（存储程序概念） ------...
RISC-V 指令集手册-v2.1中文版.pdf
01-26
### RISC-V指令集手册-v2.1中文版 关键知识点概述 #### 一、RISC-V指令集架构概述 **RISC-V**（精简指令集计算机第五版）是一种开源指令集架构（ISA），其设计旨在促进处理器创新。这份手册（**RISC-V指令集手册-v...
ARM Assembly Language Programming & Architecture 无水印pdf
09-21
ARM Assembly Language Programming & Architecture 英文无水印pdf pdf所有页面使用FoxitReader和PDF-XChangeViewer测试都可以打开 本资源转载自网络，如有侵权，请联系上传者或csdn删除 本资源转载自网络，如有侵权，请联系上传者或csdn删除
RISC-V指令集手册卷1.pdf
04-07
### RISC-V指令集手册卷1知识点概览 #### 一、引言与文档概述 - **文档版本**：RISC-V指令集手册卷1，2.1版。 - **主要内容**：用户级指令集体系结构（User-Level ISA），涵盖基本整数指令集及其扩展。 - **作者及...
riscv-fs：F＃RISC-V指令集正式规范
02-03
**RISC-V指令集介绍** RISC-V（Reduced Instruction Set Computer - Version Five）是一种开放源码的指令集架构（ISA），由加州大学伯克利分校于2010年发起，旨在创建一个简单、可扩展且高效的新一代处理器设计标准...
RISC-V学习基础（六）
Caramel_biscuit的博客
06-06 1109
RISC-V具有宽松的内存一致性模型（relaxed memory consistency model），因此其它线程看到的内存访问可以是乱序的。以前的ISA为了缩短代码长度而显著扩展了指令和指令格式的数量，比如添加了一些只有两个操作数的指令，减小立即数域等。，**如果它们相等，将第三个寄存器中的值和内存中的值进行交换。RV32C的立即数指令比较短，因为它只能确定一个寄存器和一个小的立即数。在执行之前用一个解码器将所有的16位指令转换为等价的32位指令。用lr/sc实现内存字M[a0]的比较-交换操作。
【蜂鸟E203内核解析】Chap.1 RISC-V指令集架构与硬件结构
Jie_MSD的博客
06-27 6134
   处理器（Central Processing Uni，简称CPU）作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。其组成分为软件、指令集、硬件这三个层面，如图2-1所示。其中，软件层面包括了运行于处理器上的操作系统、各种软件应用还有可以把高级语言的代码转换成底层硬件所认识的低级语言的程序编译器等。    指令集层面作为运行于底层硬件与软件之间的桥梁和规范的出入口，指令集架构(Instruction Set Architecture，简称ISA)的指令决定了处理器的主要功能。....
RISC-V Reader 笔记（五）RV32A，RV32C
jtwqwq的博客
07-02 422
学习自书籍：RISCV Reader
RISCV——原子操作和内存屏障（Memory Barrier）
口袋里的跳跳糖
02-20 1529
原子操作就是: 不可中断的一个或者一系列操作, 也就是不会被线程调度机制打断的操作, 运行期间不会有任何的上下文切换(context switch)。
计算机体系结构——指令系统——原子指令
知识，既贵，又便宜。
07-22 5595
假设一个场景如core1，core2共享一片数据区间，但是同一时间只有一个core能够独占此数据区间，为避免两core同时发送请求导致竞争现象，于是二者约定了一个共享的全局变量作为“锁”，使得在进行存储器原子读和原子写操作时任何其他操作都不得插入。
探索二进制翻译，openKylin成功在RISC-V平台运行X86架构软件！
最新发布
openKylin的博客
07-19 359
近期，RISC-V SIG团队通过解决指令翻译、函数库封装等关键问题，成功在算能SG 2042平台和openKylin 2.0 RISC-V版本系统中运行了X86架构软件，包括微信、WPS Office和腾讯会议等，所提交的相关PR也得到了box64项目作者ptitSeb的点赞。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值