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Linda095
fpga
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false path
如何处理异步时钟？ 很简单，set_false_path 注意要from A to B，同时要from B to A 使用set_false_path：set_false_path -from [get_clocks clk1] -to [get_clocks clk2]set_false_path -from [get_clocks clk2] -to [get_...原创 2018-10-19 15:39:41 · 15485 阅读 · 1 评论 -
clock_note1
巧妙定义时钟 直接在分频FF的Q端定义generated clock时，有时会把分频FF的时序打掉，解决办法是在分频FF的Q端加一个时钟buf，从那个buf的输出端定义generated clock，从而保证分频FF自身的时序完整 如果从source clock到generated clock之间有多条路径，你希望PT用指定的一条路径来计算时序的话，可以用set_case_...原创 2018-10-24 08:56:50 · 200 阅读 · 0 评论 -
fix setup hold
However, if you have a bad clock design - say one clock coming through one BUFG, and another coming through two BUFGs, then the skew will be large (several nanseconds), then the tool will likely not...原创 2018-12-24 09:47:30 · 605 阅读 · 0 评论 -
gated_clk
http://www.qdhengyue.com/pld/789765.html但是当FPGA用来实现ASIC的验证时，门控时钟就是不可避免的，比如ASIC上电复位时，不是所有的逻辑都同时工作起来，即只有一部分Flip-Flop开始工作，很大一部分可能根本没有收到有效的时钟，这种情况符合ASIC上电boot的流程，所以在FPGA上验证时要保留的；再比如ASIC工作在某一场景下需要降低功耗，会关...转载 2018-12-25 09:28:02 · 416 阅读 · 0 评论 -
静态时序分析
我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中Tperiod为时钟周期；Tcko为D触发器开始采样瞬间到D触发器采样的数据开始输出的时间；Tlogic为中间的组合逻辑的延时；Tnet为走线的延时；Tsetup为D触发器的建立时间；Tclk_skew为时钟偏移，偏...原创 2018-12-25 09:29:01 · 1766 阅读 · 0 评论