fairy0905的专栏

原创 静态时序分析

我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中Tperiod为时钟周期；Tcko为D触发器开始采样瞬间到D触发器采样的数据开始输出的时间；Tlogic为中间的组合逻辑的延时；Tnet为走线的延时；Tsetup为D触发器的建立时间；Tclk_skew为时钟偏移，偏...

原创 UVM NOTE1

http://www.eetop.cn/blog/html/28/1561828-5940195.htmlhttp://www.eetop.cn/blog/html/28/1561828-6333555.htmlhttps://www.doulos.com/knowhow/sysverilog/uvm/easier_uvm_guidelines/detail/MentorGraphic...

转载 gated_clk

http://www.qdhengyue.com/pld/789765.html但是当FPGA用来实现ASIC的验证时，门控时钟就是不可避免的，比如ASIC上电复位时，不是所有的逻辑都同时工作起来，即只有一部分Flip-Flop开始工作，很大一部分可能根本没有收到有效的时钟，这种情况符合ASIC上电boot的流程，所以在FPGA上验证时要保留的；再比如ASIC工作在某一场景下需要降低功耗，会关...

原创 fix setup hold

However, if you have a bad clock design - say one clock coming through one BUFG, and another coming through two BUFGs, then the skew will be large (several nanseconds), then the tool will likely not...

原创 vivado incremental

High Reuse  

原创 TIMING note2

所谓给综合加时序约束就是说要给综合器一个要求，比如我要求某条时序路径的最大延迟不能超过5ns，那么我可以用如下命令进行约束：set_max_delay 5 -from {路径起点} -to {路径终点}　　那么综合器收到这条指令之后，它会尽它所能去综合出延迟小于5ns的电路，如果它的最终结果为1ns，那么意味着电路的时序满足要求，否则，不...

原创 AXI note

If you have a shared area of memory used for passing control information between masters (or processes running on a master), you want to make sure that you complete the READ/WRITE sequence without ano...

原创 TIMING note1

http://xilinx.eepw.com.cn/news/list/t/10http://xilinx.eepw.com.cn/news/article/a/1476http://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.htmlhttps://www.cnblogs.com/freshair_cnblog/archi...

原创 vivado imp

Both the Normal Place & Route and Incremental Place & Route might include physicaloptimization.floorplanning:https://www.xilinx.com/video/hardware/design-analysis-floo...

原创 synplify user guide note1

HPM-hierarchical project management在HK平台利用compile point  时，hds 没有问题，但是mdu 不管采用hard 还是soft syn后都会出现combined clock convertion  不全的问题。这跟模块设计有关。incrementalcompile point -used to implement incrementa...

原创 fpga prototyping note2

Manipulating DRCS禁用不定态传播vivado  -mode tcl -source hk_prj.tcl -tclargs --origin_dir  ...

原创 fpga prototyping note1

guidelinesUsing HPM, Tom, the project architect, has created five ‘subprojects’ that comprise the target design, and assigned them t...

原创 code style note1

原创 RTL-CODING NOTE1

Port Ordering  Use FunctionUse Loops and Arrays (1)Use Loops and Arrays (2)Do Not Use Hard-Coded Numeric ValueAvoid Clock Buffers Avoid Using Internally Generated Clocks Ga...

原创 DES_note1

Guideline: If PLL is used, then some means of disabling or bypassing the PLL should be provided. Makes chip testing and debug much easier .Reset Rule: The basic reset strategy must be documented. ...

原创 clock_note1

巧妙定义时钟      直接在分频FF的Q端定义generated clock时，有时会把分频FF的时序打掉，解决办法是在分频FF的Q端加一个时钟buf，从那个buf的输出端定义generated clock，从而保证分频FF自身的时序完整      如果从source clock到generated clock之间有多条路径，你希望PT用指定的一条路径来计算时序的话，可以用set_case_...

原创 false path

如何处理异步时钟？       很简单，set_false_path        注意要from A to B，同时要from B to A 使用set_false_path：set_false_path -from [get_clocks clk1] -to [get_clocks clk2]set_false_path -from [get_clocks clk2] -to [get_...

原创 DMA-NOTE1

DMA操作     DMA 为其运行使用 3态 FSM（有限状态机），相关描述如下面三个阶段：状态1. 作为一个初始状态，DMA等待DMA 请求。一旦请求到达则跳到状态 2。在此状态下DMA ACK和 INT REQ 为 0。状态2. 在此状态，DMA ACK变为 1而且计数器（CURR_TC）从DCON[19:0]寄存器中加载。注意 DMA ACK 保 持为1 直到之后将其清除。...

原创 SDspi

SPI模式的信号线有：CS/DATA3、CLK、MISO（DATAOUT/DATA0、MOSI(DATAIN)/CMD,4根线。在SPI模式下，数据都是以字节（Byte）为单位进行传输的。此时SD卡作为从机设备，一般的操作是MCU发送带有参数的命令，SD卡接收到命令和参数后进行操作，并且返回响应，MCU根据返回的响应进行下一步操作。每一条命令都是从片选信号（CS）的下降沿开始，SD卡接...

原创 SDIO 支持

7项IO功能、一项存储功能超时标准-1sACMD41-CMD5  R4 ansCSA 代码存储区域Re-initialize Both I/O and MemoryWhen the host re-initializes both the I/O and Memory controllers, it is strongly recommended that the host ei...

原创 CRU -note1

上电复位  硬件热复位 软件热复位  软件局部复位 内核热复位 低功耗复位  watchdog复位  两级CG:CG1: 可将节点工作时钟完全关断；CG2: 低功耗控制，对工作时钟进行实时动态频率调整MUX1: 选择调试时钟或者测试时钟MUX2:选择工作时钟或者MUX1输出...

原创 SDIO-note2

CMD52CMD53 

原创 SDIO-note1

原创 SD controller 升级任务

1. DMA->2ADMA  ADTC 指令分离2.1-BIT DAT 支持3. SDIO 扩展4. UHS-I 支持5. 中断整理6. 寄存器 参考控制器spec

原创 SDIO

SDIO协议是由SD卡的协议演化升级而来的，很多地方保留了SD卡的读写协议，同时SDIO协议又在SD卡协议之上添加了CMD52和CMD53命令。由于这个，SDIO和SD卡规范间的一个重要区别是增加了低速标准，低速卡的目标应用是以最小的硬件开始来支持低速I/O能力。低速卡支持类似调制解调器,条形码扫描仪和GPS接收器等应用。高速卡支持网卡，电视卡还有“组合”卡等，组合卡指的是存储器+SDIO。 ...

原创 synopsys prototyping note

syn_probereg [7:0] alu_temp /*synthesis syn_probe=1 */fdc:define_attribute {n:inst2.DATA0_*[7]} syn_probe {test_pt[]}

原创 SD controller note-2

the Host Driver should program these registers sequentially from 000h to 00Fh. The beginning register offset may be calculated based on the type of transaction. The last written offset shall be always...

原创 interrupt rw1c 写法

gmu--mdc_dcr --sbd_intr_osbd_intr_o = (abnormal_int & abnormal_int_en) |                     mmc_intr_i |                     intf_intr_i |                    (normal_int & normal_in...

原创 synplify & vivado

timing -> *.ucfphysical -> *.ncfucf2sdccreate_fdc_template -period 10  -out_delay 1.5project -run -cleanBest practices for constraints setup in Vivado Design Suite flows When setting u...

原创 nucleo F072开发板 SPI tft 屏显

1. 采用stm32cubemx图像化配置软件完成 LCD屏SPI控制引脚的配置，及模块的初始化代码；具体配置如下：因为只需要向LCD输出信息，所以配置只需要用到MOSI，SPI 工作参数配置如下：（结合ILI9341）LCD屏控制端口：（vcc-5v, led-3.3v）手动添加 CS,DC,REST信号控制方式：#define LCD_RES

原创 nucle LED 调光PWM

/* USER CODE BEGIN 2 */ HAL_TIM_PWM_Start(&htim1, TIM_CHANNEL_1); HAL_TIMEx_PWMN_Start(&htim1,TIM_CHANNEL_1); HAL_TIM_PWM_Start(&htim1, TIM_CHANNEL_4);  /* USER CODE END 2 */死区,通

原创 nucleo stmcubemx 按键中断测试

实现功能：（1）LD2闪烁 ；（2）按键变换闪烁频率步骤：1.  将PC13配置为外部中断功能2.  配置GPIO具体参数，下降沿触发（按键按下时），不使用触发功能3. 开启外部中断功能4.生成工程文件5. 完善代码（1）全局变量声明（2）LED 闪烁/* USER CODE END WHILE */  /* USER CODE

原创 nucleo STM32F072 PWM 测试

配置完成后，看一下PA14自动配置为PWM输出口。同时通过，GPO口将，按键口PC13配置为pullup模式。配置完成，通过generate code 产生code后，在MDK中编译一下，OK。0 errors  0  warnings.编译完成后，查看一下生成的代码。后续部分参照http://blog.csdn.net/hjl240/article/details/431

原创 stm32f072 necleo学习（一）

STM32 nucleo for F0 硬件设计分析学习：首先电源部分： 电源设计可以采用PC usb直接供电，或外部供电，其中外部供电可选择VIN(7-12V),E5V,3.3V 供电。nucleo 板从ST-LINK USB连接器CN1供电,电流要求不低于300ma。板卡介绍可以通过LD3指示灯了解USB电流是否达到300MA供电要求，当满足时LD3亮，反之，灭。此处不是特别了解。二极管不

原创 webench 电源设计

WEBENCH Power Architect 可让工程人员迅速地针对任何数量的电源和输出去设计和仿真一个完整的供电系统，同时系统设计人员也可在数分钟内从最小尺寸、最高效率和最低成本的角度去优化整个供电系统。可迅速设计和仿真您的整个电源供应系统可轻易地针对电压和电流去配置电源供应系统的负载要求可为整个系统优化大小、效率和 BOM 成本可取得整个电源供应系统的原理图和 BOM 清单可执行