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allegro
Fanfan_Zz
高速PCBlayout,EMC设计
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4颗粒DDR地址线等长规则设置
1、建立Bus(布线完成直接点击网络,建议布局前打开DDR地址线飞线进行设置)2、按DDR次序将芯片从左上到右下排列3、规则管理器设置删除多余拓扑设置等长规则,并刷新(防止端接电阻的影响,设置靠近短接电阻那段等长并刷新后再设置其他等长规则)...原创 2021-02-23 23:05:36 · 3730 阅读 · 0 评论 -
allegro快速设等长规则的方法
差分内部等长1、选择特征编辑,鼠标左键划选相应差分对2、弹出如下窗口,在左边选择如右边选项、Diffp_Phase_Tol为差分内部等长误差,一般为5mil,部分要求严格可能会设置2mil、1mil甚至是0误差,左边有其他规则设置选项,比如---Gap,可设置差分线与其他网络间距Apply后可在规则管理器中查看-Electrical--Net--Routing--Differential Pair一般BUS线设等长1、同差分等长2、在规则管理器中出现BUS分组..原创 2021-02-23 23:03:24 · 10552 阅读 · 0 评论