FPGA
风吹梧桐的果子
在校学习,自动化专业
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打开ISEIP核里面的datesheet失败,显示C:\Program Files (x86) internet explorer\iexplore.exe http:\\www.xilinx.com
今天在使用ISE的时候,在建立RAM的IP,想看一下官方的datasheet,忽然发现打不开并且提示C:\Program Files (x86) internet explorer\iexplore.exe http:\www.xilinx.com…后面的就不打了图片是这样的,意思就是我们设置环境变量可以解决,或者使用浏览器打开这个网址即可!重点来了:如何解决?1、点击工具栏的Edit----preferences,也就是下图的界面2、点击HTML Browser然后我们看到如下界面,这里是我已原创 2021-09-28 21:07:15 · 1057 阅读 · 0 评论 -
RS485协议详解&&RS485与RS232优缺点比较
RS485协议1、简介 RS485也是UART协议,他是双向、半双工的通讯协议,双向代表可接收可发送,半双工代表同一时刻只能进行数据的接收或者数据的发送,而RS232是双向、全双工,也就是能同时收发数据。并且485采用差分的传输方式,与差分对应的是单端传输方式,并且允许多个驱动器和接收器挂在总线上,其中每个驱动器都能脱离总线!2、单端传输、差分传输 单端传输:在传输过程中,我们使用一根导线,在这根导线上传输对地之间的电位差,用这个电平差值来表示逻辑“0”和“1”,传输的信号叫单端信号 差分传原创 2021-09-28 20:35:12 · 4724 阅读 · 0 评论 -
Error (119013): Current license file does not support the EP4CE10F17C8 device Error: Quartus II 64-B
首先我遇到的错误是:Error (119013): Current license file does not support the EP4CE10F17C8 deviceError: Quartus II 64-Bit Fitter was unsuccessful. 1 error, 1 warning Error: Peak virtual memory: 4754 megabytes Error: Processing ended: Tue Sep 07 10:15:19 2021 Er原创 2021-09-07 10:29:11 · 4792 阅读 · 0 评论 -
使用notepad++实现代码片段以及verilog的编译
编译:https://www.bilibili.com/video/BV1WA411c7DJ代码片段:https://www.bilibili.com/video/BV1Ah411q7gy原创 2021-08-26 12:13:28 · 520 阅读 · 0 评论 -
RS232与单端传输、差分传输
RS485协议1、简介 RS485也是UART协议,他是双向、半双工的通讯协议,双向代表可接收可发送,半双工代表同一时刻只能进行数据的接收或者数据的发送,而RS232是双向、全双工,也就是能同时收发数据。并且485采用差分的传输方式,与差分对应的是单端传输方式,并且允许多个驱动器和接收器挂在总线上,其中每个驱动器都能脱离总线!2、单端传输、差分传输 单端传输:在传输过程中,我们使用一根导线,在这根导线上传输对地之间的电位差,用这个电平差值来表示逻辑“0”和“1”,传输的信号叫单端信号 差分传原创 2021-06-16 13:46:30 · 3206 阅读 · 0 评论 -
基于FPGA的简易频率计与频率计的三种实现方法
简易频率计常用频率测量法:频率测量法、周期测量法、等精度测量法1、频率测量法(计频法):单位时间内,信号周期变化的次数,假设时间为T,那么我们在T时间内周期数为N,那么我们就可以计算出频率,T/N然后取倒数,即N/T=f缺陷:N可能会出现±1的误差,然后就影响到我们的频率,如果被测时钟频率越小,时间T不变,那么误差对结果的影响就越大总结:适用于高频信号的测量,并且会出现±1的一个误差,测量低频误差大2、周期测量法(计时法):先测量被测信号的时钟周期T,然后根据f=1/T,求出被测时钟的频率,先测量原创 2021-06-16 13:45:33 · 1334 阅读 · 0 评论 -
让你彻底了解亚稳态--亚稳态深入浅出
10、亚稳态 亚稳态如果不解决,那么会一直向下传播,尤其是组合逻辑电路,寄存器具有消除亚稳态功能,使用多级寄存器消除亚稳态的危害,单Bit数据从低速到高速,一般采取打两拍进行对亚稳态的消除,打一拍的话,我们数据正常输出的概率是70-80%,第二拍以后数据正常输出的概率是99以上我们打的第一拍,是用来数据同步的,第二拍一般是消除亚稳态,第三拍也是消除亚稳态1、亚稳态简介 因为数据都有压摆率,我们系统时钟到达上升沿,数据没达到稳定,就会产生亚稳态,亚稳态的时候,输出信号会出现毛刺、震荡、或者固定原创 2021-06-10 15:43:50 · 4948 阅读 · 1 评论 -
关于Altera的IP核简介
IP核 IP核在别的领域的意思是知识产权,在我们ASIC跟FPGA中代表预先设计好的电路功能模块 我们把比较复杂的功能模块设计成参数可以修改的模块,让别人可以直接调用,这就是IP核IP核的存在形式分类依据:产品交付方式 1·软核—HDL语言形式 硬件语言描述 2·硬核 版图形式 3·固核 网表形式,固核是提供最终产品—掩膜(Mask)IP核的缺点 不能跨平台使用 不透明,看不到内部核心代码 定制的需要收费 无法优化,无法修改IP核分类 Ar原创 2021-05-26 23:19:05 · 1157 阅读 · 0 评论 -
状态机与独热码、格雷码、二进制码
状态机简称FSM,也叫同步有限状态机同步:同步的意思就是在系统时钟的作用下有限:有限代表状态机中的状态是有限的根据影响输出分为两大类,一为Moore、二为MealyMoore:若最后的输出只与当前的状态有关,与输入无关则称为 Moore 型状态机Mealy: 最后的输出不仅和当前状态有关还和输入有关则称为 Mealy 型状态机我们一般都爱画成Mealy型状态机,因为他是最简的状态转移图 三要素:输入、输出、状态 输入:决定是否进行状态的跳转以及输出 输出:根据当前状态机的状态以及原创 2021-05-26 23:13:31 · 2032 阅读 · 0 评论 -
PLL锁相环简介
PLL锁相环锁相环能够实现什么功能?锁相环能够实现分频,倍频,相位调制,占空比调整锁相环分为模拟锁相环跟数字锁相环,这里我们介绍模拟锁相环优点:具有输出稳定度高、相位连续可调、延时连续可调缺点:温度过高或者电磁辐射过强的时候会失锁锁相环是一个负反馈PLL锁相环主要组成部分接下来我们介绍锁相环中几个关键元件:FD/PD:鉴频鉴相器,我们的参考时钟输入时钟与反馈时钟都是输入到鉴频鉴相器中,鉴频鉴相器对比这两个时钟的相位与频率差异,如果相等,那么鉴频鉴相器输出0,如果参考时钟频率大于反馈时钟频率,原创 2021-05-26 23:09:35 · 2452 阅读 · 0 评论 -
寄存器变量为什么不能使用非阻塞赋值
原来的文章名称是这样的:把变量赋值给寄存器_阻塞赋值和非阻塞赋值的区别与记忆,刚好也解答了我的问题通过上面的文章先了解下,阻塞赋值和非阻塞赋值的区别。 b<=a; c<=b; 非阻塞赋值b=a; c=b; 阻塞赋值阻塞赋值中阻塞的意思是要等一会儿,阻塞了,先让赋值变量得到一个新值,然后阻塞赋值得到的是赋值变量刚刚得到的新值。非阻塞赋值中非阻塞的意思是要直接传输,不等。非阻塞赋值得到的是赋值变量的旧值,原来的那个值。现在有一个问题,对于上面的两种代码,那个电路容易实现转载 2021-05-18 17:04:08 · 287 阅读 · 0 评论 -
Verilog中assign的使用
assign相当于连线,一般是将一个变量的值不间断地赋值给另一个变量,就像把这两个变量连在一起,所以习惯性的当做连线用,比如把一个模块的输出给另一个模块当输入。assign的功能属于组合逻辑的范畴,应用范围可概括为以下三点:(1)持续赋值;(2)连线;(3)对wire型变量赋值,wire是线网,相当于实际的连接线,如果要用assign直接连接,就用wire型变量。wire型变量的值随时变化。其实以上三点是相通的。要更好的把握assign的使用,Verilog中有几个要点需要深入理解和掌握:(1)转载 2021-05-14 17:42:21 · 6760 阅读 · 0 评论